Счетчик Mod-M Значения без знака не имеют сигнала

Честно говоря, я в ужасе, если люди должны изучать VHDL по книге, в которой представлены подобные примеры. Я знаю, что у автора есть похожая книга по Verilog: неужели люди в конечном итоге думают, что VHDL — это просто более подробный Verilog?

Конкретные критические замечания (на самом деле 7,8 больше наблюдений):

1) Ложные преобразования типов. Q представляет беззнаковое число. Так сделайте его без подписи!

Генератор бод - не единственная вещь в вашей FPGA, поэтому Q вряд ли будет внешним портом. Есть веские аргументы в пользу создания внешних портов верхнего уровня std_logic_vector, но даже это не является обязательным. Однако, если спецификация вашего клиента или стиль кодирования настаивают на ложных преобразованиях типов в портах; Следуйте за ним.

2) СУХОЙ принцип:

package CPU_types is
    subtype baud_count is unsigned(7 downto 0);
end CPU_types;

Обратите внимание на простоту обслуживания.
Если вы используете подтип в нескольких местах, поместите его в пакет; универсальный инструмент повторного использования кода.

3) Отступ, форматирование. (Я понимаю, что это могло быть искажено настройками редактора). Это увеличивает нагрузку на мозг при чтении. Однако то, что я здесь сделал, не является Единственным Путем.

4) Ложные скобки вокруг логических выражений. Безобидно, но похоже на костыли для C-программистов.

5) Старинный стиль clk'event. В следующем году функция Rising_Edge станет достаточно старой, чтобы ее можно было пить (в Америке. В Британии ее намазывают каждую субботу вечером уже пару лет...)

6) Стиль "два процесса" с r_reg и r_next. Он тоже пишет конечные автоматы с отдельным комбинационным процессом на next_state? Учитывая это, я так предполагаю. Конечные автоматы с одним процессом проще, меньше (для записи: они не генерируют меньшее оборудование) и безопаснее.

7) Я сжульничал, и мой тик на один цикл позже, чем в оригинале. Если это критично, восстановите внешнее «галочное» назначение. Я также сделал его синхронным, что поможет производительности. Некоторые люди предпочли бы tick <= '0' в предложении else; однако присваивание по умолчанию, которое я использовал, безопасно и предотвращает множество ошибок (и ненужных предложений else) в больших проектах.

8) Присвоение Q также может быть введено в процесс; если бы вы сделали r_reg переменной процесса, вам пришлось бы это сделать. Есть место для других вариаций и предпочтений.

    library IEEE;
    use IEEE.STD_LOGIC_1164.ALL;
    use IEEE.NUMERIC_STD.ALL;
    use CPU_types.all;

    entity baud_rate is
        generic (
            M: integer := 163);
        Port (
            clk, reset : in  STD_LOGIC;
            tick : out  STD_LOGIC;
            q    : out baud_count);  
    end baud_rate;

    architecture Behavioral of baud_rate is
        signal r_reg : baud_count;
    begin

    process(clk,reset)
    begin
        if reset ='1' then
            r_reg <= (others=>'0');
        elsif rising_edge(clk) then 
            tick  <= 0;
            r_reg <= r_reg+1;
            if r_reg = M then 
                tick  <= '1';
                r_reg <= (others=>'0');
            end if;
        end if;
    end process;

--    tick <='1' when r_reg = M-1 else '0';
--    or simpler, when r_reg = 0
    q <= r_reg;

    end Behavioral;