Я предполагаю, что вы работаете с Xilinx FPGA, и я не уверен, почему вы получаете только 1 MLUT для каждого компонента, но я попытаюсь объяснить.
Простой способ понять это — понять, что логическая ячейка содержит одну справочную таблицу (LUT), а MLUT — это просто LUT с возможностью памяти. Каждая LUT способна выводить 1 бит для набора из 6 входов (для более поздних семейств Xilinx FPGA). Таким образом, для каждого 1-битного вывода вам понадобится один LUT.
B) R3 требует 32 логических ячеек, каждая из которых реализует сумматор RC, используя 1 перенос и 1 MLUT в режиме ПЗУ.
C) для вычитателя и сумматора требуется по 16 логических ячеек с использованием 1 MLUT в режиме ПЗУ
легко попадают в описанную категорию.
Теперь давайте рассмотрим частные случаи:
A) Для регистров с R0 по R2 требуется всего 32 логические ячейки, каждая ячейка реализует 3-ступенчатую схему сдвига с использованием 1 MLUT, работающего в режиме сдвига. режим.
использует 32 логические ячейки, потому что он использует специальный режим работы в Xilinx MLUT, который является сдвиговым регистром.
Г) компаратору необходимо 16 логических ячеек и 1 МЛУТ в режиме ПЗУ.
Для компаратора требуется 16 логических ячеек, потому что результат каждой ступени зависит от предыдущей ступени, как сумматор. Следовательно, вам понадобится 16 из них, чтобы правильно сравнить результат.
Следует отметить, что приведенное выше описание применимо только к ПЛИС Xilinx, а не к ПЛИС других компаний. FPGA от других компаний имеют другой подход к проектированию и не могут быть напрямую переведены или сравнены.
Я бы посоветовал вам прочитать на веб-сайте ресурсов Xilinx информацию о том, как устроены LUT и CLB. Это должно дать вам лучшее понимание.
Надеюсь это поможет.
person
ice
schedule
08.07.2013
