EOF: синтаксическая ошибка в строке 2

Я пытаюсь написать простой код vhdl. Когда я запускаю этот код в quartus 2, проблем нет. Однако, когда я запускаю modelsim, возникает ошибка в строке 2, то есть ошибка «use ieee.std_logic_all.1164;» . Я понятия не имею, так как я новичок в vhdl. Кстати, я использую Modelsim Starter edition 6.5e.

library ieee;
use ieee.std_logic_all.1164;

entity tb is
end tb;

architecture behaviour of tb is 
component ORG is
port (
a : in std_logic;
b : in std_logic;
c : out std_logic;
 );

 signal ina, inb, outc : std_logic;
 constant period : time := 100ns;
 signal done : boolean := false;


begin
  process
    begin
      ina = '0';
      inb = '0';
      wait for period;


      ina = '1';
      inb = '0'

      wait for period;
      done <= true;
      wait;
  end process;
end behaviour;