Разница между структурой и объединением в системе Verilog

Мне трудно понять использование союзов и структур в системе Verilog. Я знаю, что они выделяют память по-разному, но я хочу подробно узнать о структурах и объединениях. LRM трудно понять таким, как я.


system-verilog
person chitranna    schedule 23.04.2013    source источник

Ответы (2)


arrow_upward
2
arrow_downward

Структуры и объединения в SystemVerilog очень похожи на структуры и объединения в C. Поэтому, если вы ищете варианты использования, может быть полезно прочитать, как их можно использовать в C.

Вот вопрос, который касается этого: Разница между структурой и Союз в C

SystemVerilog добавляет различие между упакованными и неупакованными структурами и объединениями. Упакованные объединения должны содержать типы одинакового размера (количество бит).

person dwikle    schedule 23.04.2013

arrow_upward
1
arrow_downward

Ответ на ваш вопрос во многом зависит от того, пытаетесь ли вы написать синтезируемый RTL-код или нет. Для RTL структуры и объединения предоставляют разные способы доступа к битам. См. >Как аппаратно реализовать структуру системного verilog? члены объявлены проводниками?

Для тестового стенда или другого кода эти типы часто используются при переходе границы языка в C.

person dave_59    schedule 18.02.2014