Я новичок в VHDL, и у меня есть основной вопрос.
Рассмотрим следующий ввод:
A : in std_logic_vector(22 downto 0);
И этот сигнал:
signal dummyA : std_logic_vector(47 downto 0);
Я хочу инициализировать dummyA с помощью A, поэтому я сделал следующее:
dummyA <= A;
Это правильно ? Я имею в виду, эквивалентно ли это:
dummyA <= "0000000000000000000000000" & A;
? Или я должен добавить 0 явно так.