Я пытаюсь использовать целые числа без знака в VHDL с четко определенной разрядностью. Кажется, VHDL не нравится, когда я пытаюсь присвоить литеральные значения этим типам, определенным как:
variable LCD_DATA: unsigned(19 downto 0) := 0;
Но в моей среде IDE (Quartus) я получаю жалобу «Тип UNSIGNED не соответствует целочисленному литералу». Я также получаю жалобы на добавление чисел к типам, определенным таким образом. Какое предпочтительное изменение мне нужно сделать?