Я пытаюсь создать ограничение TIG
в файле UCF моего проекта.
Проблема в том, что я просто не могу правильно указать иерархическое имя.
Я имею дело со следующей структурой (псевдо- код, показывающий иерархическое положение сигнала, который необходимо адресовать):
m1: module1
g1: for i in 0 to m generate
g2: if x /= 0 generate
m2: module2
reset : in std_logic;
Среди прочего я пробовал NET "m1/m2/reset" TIG;
, NET "m1/g1.g2.m2/reset" TIG;
и NET "m1/g1*.g2.m2/reset" TIG;
(последний был вдохновлен одним из промежуточных файлов, созданных во время синтеза *.xdl).
Как правильно адресовать сеть reset
в m2? Я просмотрел Руководство по ограничениям Xilinx, но не нашел подробного объяснения по этому поводу.