Переменная или сигнал в vhdl для общего значения между разными процессами

VHDL — это язык описания оборудования. Описание VHDL может быть смоделировано (выполнено подобно большинству языков программирования) или синтезировано (преобразовано в сети взаимосвязанных простых аппаратных элементов). Некоторые инструменты являются чистыми симуляторами (Mentor Graphics Modelsim, Cadence ncsim...), другие - чистыми синтезаторами (Mentor Graphics Precision RTL, компилятор Cadence RTL...), а третьи могут выполнять и то, и другое. Quartus относится к последней категории. Итак, первое, что нужно сделать, это решить, хотите ли вы моделировать, синтезировать или и то, и другое.

Если вы хотите смоделировать, вы должны исправить три ошибки:

• позиция вашего объявления сигнала,
• то, как вы его назначаете (:=), который является оператором присваивания переменной, а не присваиванием сигнала (<=)
• а то что вы его гоните из двух процессов пока он неразрешенного типа (real). См. этот другой ответ для разрешенных/неразрешенных типов VHDL.

Тогда ваш код может выглядеть так (но поскольку я не знаю, что вы пытаетесь сделать, вероятно, это не то, что вы хотите):

architecture V1 of AOI is
    Signal foobar : real := 0.0;
begin
    OneTwo : process (clk)
    Begin
         Foobar <= foobar + 2.0;
    End process;
end V1;

Если вы хотите синтезировать, вам придется решить еще несколько проблем:

• Вы используете тип real, который является типом VHDL с плавающей запятой. Это не синтезируется синтезаторами, которые я знаю. Действительно, чего вы ожидаете от синтезатора? Создать полный блок с плавающей запятой? Какой бренд? Итак, вам придется заменить real на какой-то другой тип (целые числа, битовые векторы...).
• Вы назначаете свой сигнал на обоих краях того, что я считаю вашими часами (clk). Это, вероятно, не то, что вы хотите.
• Вы инициализируете сигнал во время объявления. Это обычно не синтезируется синтезаторами, которые я знаю. На самом деле это initialization time имеет ясное значение для симуляции: это начало симуляции. Но как насчет оборудования? Что такое beginning аппаратного обеспечения? Производство? Включить? Итак, если вы хотите, чтобы сигнал инициализировался в какой-то момент, вам придется добавить аппаратный сброс, управляемый входом reset.

В общем, у вас может быть что-то вроде:

architecture V1 of AOI is
    Signal foobar : natural range 0 to 255;
begin
    OneTwo : process (clk)
    Begin
         if rising_edge(clk) then
              if reset = '1' then
                  foobar <= 0;
              else
                  foobar <= foobar + 2;
              end if;
         end if;
    End process;
end V1;

Заметки:

• VHDL нечувствителен к регистру, но вы должны стараться быть последовательными, это поможет вам.
• Вам, вероятно, следует пройти курс VHDL или прочитать учебник по VHDL, прежде чем пытаться использовать этот язык. Он радикально отличается от языков программирования, которые вы уже знаете. Аппаратное и программное обеспечение — довольно разные миры, даже если в конце концов они сильно связаны.