Ошибка Altera Quartus II (12061): не удается синтезировать текущий дизайн Верхний раздел не содержит никакой логики

Недавно я начал работать с FPGA и пытался запустить базовую программу VHDL. Мой код предназначен для получения входных данных от 10 переключателей и сопоставления их с 10 светодиодными выходами на моей плате разработки, но когда я пытаюсь запустить анализ/синтез, я получаю сообщение об ошибке в заголовке. Анализ файла по отдельности с помощью «Анализ текущего файла» не приводит к ошибкам. Аналогичный пост был сделан здесь, но решение там мне не помогает. В моем проекте есть только один файл, и я уверен, что он указан как объект верхнего уровня.

library IEEE; use IEEE.STD_LOGIC_1164.all;

entity sw_to_led is port(
    SW: in bit_vector(9 downto 0);
    LED: out bit_vector(9 downto 0));
    end sw_to_led;

architecture behavior of sw_to_led is
    begin
        LED <= SW after 5ns;
    end behavior;

vhdl intel-fpga quartus
person Darren Midkiff    schedule 20.09.2016    source источник

Ответы (2)


arrow_upward
1
arrow_downward

Я думал, что файл верхнего уровня должен иметь то же имя, что и указанный «объект дизайна верхнего уровня», а не сам объект. Я научился читать и изменил имя фактического объекта, чтобы оно соответствовало тому, что было указано, и это решило проблему.

person Darren Midkiff    schedule 20.09.2016

arrow_upward
1
arrow_downward

1) Имя vhdl-файла совпадает с именем объекта sw_to_led.vhd ?
2) В вашем проекте уже есть разделы? Если да, то можно попробовать создать новый Quartus-Project с помощью "Мастера создания новых проектов" и добавить только файл sw_to_led.vhd.

Кстати, after 5ns не синтезируется. Его следует использовать только в симуляции. Но для Quartus это не ошибка.

person Stingray    schedule 21.09.2016