Является ли барьер памяти инструкцией, которую выполняет процессор, или это просто маркер?

Каждая последовательность байтов, которую ЦП встречает в своем коде, является инструкцией, которую выполняет ЦП. Других инструкций нет.

Вы можете ясно увидеть это как в Справочник по набору инструкций Intel и конкретная страница для защиты.

MFENCE. Выполняет операцию сериализации для всех инструкций загрузки из памяти и сохранения в память, которые были выданы до инструкции MFENCE. Эта операция сериализации гарантирует, что каждая инструкция загрузки и сохранения, которая предшествует инструкции MFENCE в программном порядке, становится глобально видимой перед любой инструкцией загрузки или сохранения, которая следует за инструкцией MFENCE.

Инструкция MFENCE упорядочена относительно всех инструкций загрузки и сохранения, других инструкций MFENCE, любых инструкций LFENCE и SFENCE и любых инструкций сериализации (таких как инструкция CPUID). MFENCE не сериализует поток инструкций. Слабоупорядоченные типы памяти могут использоваться для достижения более высокой производительности процессора с помощью таких методов, как выдача не по порядку, спекулятивное чтение, объединение записи и свертывание записи. Степень, в которой потребитель данных распознает или знает, что данные слабо упорядочены, зависит от приложений и может быть неизвестна производителю этих данных. Инструкция MFENCE обеспечивает эффективный с точки зрения производительности способ обеспечения упорядочения загрузки и сохранения между подпрограммами, которые производят неупорядоченные результаты, и подпрограммами, потребляющими эти данные.

Процессоры могут произвольно извлекать и кэшировать данные из областей системной памяти, которые используют типы памяти WB, WC и WT. Эта спекулятивная выборка может произойти в любое время и не связана с выполнением инструкции. Таким образом, он не упорядочен относительно выполнения инструкции MFENCE; данные могут быть помещены в кеши предположительно непосредственно перед, во время или после выполнения инструкции MFENCE.

Как вы можете видеть из отрывка, инструкция MFence выполняет довольно мало работы, а не просто является каким-то маркером.

Я объясню влияние, которое mfence оказывает на поток в конвейере. Рассмотрим, например, конвейер Skylake. Рассмотрим следующую последовательность инструкций:

inst1
store1
inst2
load1
inst3
mfence
inst4
store2
load2
inst5

Инструкции декодируются в последовательность операций в одном и том же программном порядке. Затем все ошибки передаются планировщику. Обычно без ограждений все мопы выдаются на исполнение вне очереди. Однако, когда планировщик получает mfence uop, он должен убедиться, что никакие мопы памяти ниже по потоку mfence не выполняются до тех пор, пока все восходящие мопы памяти не станут глобально видимыми (что означает, что хранилища удалены и загрузка по крайней мере завершена). Это относится ко всем доступам к памяти независимо от типа памяти области, к которой осуществляется доступ. Это может быть достигнуто либо планировщиком, чтобы он не выдавал какие-либо нижестоящие операторы хранилища или загрузку мопов в хранилище или загрузочные буферы, соответственно, до тех пор, пока буферы не будут исчерпаны, либо путем выдачи нижестоящих операций сохранения или загрузки и их маркировки, чтобы их можно было отличить от все существующие ошибки памяти в буферах. Все мопы, не связанные с памятью, выше или ниже забора могут выполняться вне очереди. В этом примере, когда store1 удаляется и load1 завершается (получая данные и удерживая их в каком-то внутреннем регистре), инструкция mfence считается завершенной. Я думаю, что mfence может или не может занимать какие-либо ресурсы в бэкэнде (ROB или RS), и он может быть переведен более чем на один uop.

У Intel есть патент, поданный в 1999 г., в котором описывается, как работает mfence. Поскольку это очень старый патент, реализация может быть изменена или может отличаться в разных процессорах. Я резюмирую здесь патент. mfence декодируется на три мопса. К сожалению, не совсем ясно, для чего используются эти мопы. Затем записи выделяются из станции резервирования, которая выделяется для хранения мопов, а также выделяется из буферов загрузки и хранения. Это означает, что буфер загрузки может содержать записи либо для истинных запросов нагрузки, либо для ограждений (которые в основном являются ложными запросами на загрузку). Точно так же буфер хранилища может содержать записи для истинных запросов хранилища и для ограждений. mfence uop не отправляется до тех пор, пока все предыдущие операции загрузки или сохранения (в соответствующих буферах) не будут удалены. Когда это происходит, сама mfence uop отправляется контроллеру кеш-памяти L1 как запрос памяти. Контроллер проверяет, выполнены ли все предыдущие запросы. В этом случае он будет просто обрабатываться как NOP, и uop будет удален из буферов. В противном случае контроллер кеша отклоняет mfence uop.

mfence - это инструкция.

Чтобы получить его в Linux:

1 / Напишите файл mfence.c

#include <stdio.h>

int main(){
    printf("Disass me\n");
    asm volatile ("mfence" ::: "memory");
    return 0;
}

2 / Компиляция

gcc mfence.c mfence

3 / разобрать

objdump -d mfence | grep -A 10 "<main>:"

000000000000063a <main>:
 63a:   55                      push   %rbp
 63b:   48 89 e5                mov    %rsp,%rbp
 63e:   48 8d 3d 9f 00 00 00    lea    0x9f(%rip),%rdi        # 6e4 <_IO_stdin_used+0x4>
 645:   e8 c6 fe ff ff          callq  510 <puts@plt>
 64a:   0f ae f0                mfence 
 64d:   b8 00 00 00 00          mov    $0x0,%eax
 652:   5d                      pop    %rbp
 653:   c3                      retq   
 654:   66 2e 0f 1f 84 00 00    nopw   %cs:0x0(%rax,%rax,1)
 65b:   00 00 00 

4 / Обратите внимание, что в строке 64a mfence находится (3-битная) инструкция (0f ae f0)

Итак, это инструкция процессора (например, mov): процессор должен декодировать предыдущие инструкции, прежде чем перейти к ней, иначе он не сможет угадать выравнивание.

Например, 0f ae f0 может появиться в адресе, поэтому процессор не может использовать его в качестве производителя.

Наконец, это просто инструкция старой школы, и в точке ее выполнения в конвейере она будет синхронизировать доступ к памяти дальше в конвейере перед выполнением следующей инструкции.

Примечание: в Windows используйте макрос _ReadWriteBarrier in для создания mfence

В вашем вопросе неверные предположения. MFENCE не препятствует изменению порядка инструкций (см. Выделенную цитату). Например, если есть поток из 1000 инструкций, которые работают только с регистрами, а инструкция MFENCE помещена в середину, то это не повлияет на то, как ЦП переупорядочивает эти инструкции.

Инструкция MFENCE упорядочена относительно всех инструкций загрузки и сохранения, других инструкций MFENCE, любых инструкций LFENCE и SFENCE и любых инструкций сериализации (таких как инструкция CPUID). MFENCE не сериализует поток инструкций.

Вместо этого инструкция MFENCE предотвращает переупорядочение загрузки и сохранения в кэш и основную память.