Как создать Vecs реестра с помощью Chisel

Я буду использовать Chisel3 для создания набора регистров. Код долота:

 val register_set = Reg(Vec(7,UInt(32.W)))

Но синтезированный код Verilog таков:

 reg [31:0] register_set_0;
 reg [31:0] register_set_1;
 reg [31:0] register_set_2;
 reg [31:0] register_set_3;
 reg [31:0] register_set_4;
 reg [31:0] register_set_5;
 reg [31:0] register_set_6;

Как мне изменить свой код Chisel, чтобы синтезировать код Verilog следующим образом:

reg [31:0]  register_set [0:6];