Здравствуйте, у меня есть этот простой процесс VHDL (сгенерированный из кода MyHDL): DIGIPOT_CONTROLLER_CONNECTCLOCK: process (delayedClock) is begin if to_boolean(clkEn) then if to_boolean(delayedClock) then scl_d <=...

Я новичок в myhdl. Я пытаюсь перевести следующий код Verilog на MyHDL: module ModuleA(data_in, data_out, clk); input data_in; output reg data_out; input clk; always @(posedge clk) begin data_out <= data_in; end...