Вопросы по теме 'spartan'
сокращение имен типов в java
Есть ли способ сократить имена типов в java. Что-то похожее на typedef в C++ или похожее на использование пространств имен? Например, если у меня есть тип "org.w3c.dom.Node" и я не хочу каждый раз писать это полное имя, но также не хотите выполнять...
701 просмотров
schedule
12.10.2022
Попытка реализовать шину spi в vhdl
Я пытался установить связь с ЦАП LTC2426 через SPI, но безуспешно. Сейчас ищу помощи. Может ли кто-нибудь сказать мне, почему мой код не работает. CSDAC работает правильно, генерируется SCLK и отправляются 32 бита, но, возможно, я ошибся с...
3219 просмотров
schedule
28.09.2022
Счетчики мультиплексора VHDL 7 сегмент
Я новичок в VHDL, и мой код может показаться глупым, но я все еще борюсь. Я пытаюсь сделать счетчик BCD, используя комплект Spartan 3. У меня проблема с мультиплексированием сегмента 7, и я знаю, что должен использовать компоненты, но я пошел по...
2687 просмотров
schedule
05.05.2024
VHDL, выход Спартан-3АН
У меня есть этот дизайн, который в основном представляет собой многофункциональный каландр со следующими функциями:
отображает дату в этом [формате год/месяц/день: часы: минуты: секунды]
Секундомер.
Тревога .
Опция повтора, когда будильник...
294 просмотров
schedule
29.04.2022
FPGA достигла предела USB WireIns
Я программирую Xilinx Spartan-6 на основе OpalKelly для своей магистерской диссертации в университете. Если быть точным, это ПЛИС, над которой я работаю (XEM6010-LX45): https://www.opalkelly.com/products/xem6010/
Он установлен на плате, которая...
223 просмотров
schedule
25.02.2022
Массив IO в файле ограничений Xilinx [VHDL Spartan-6]
Я учусь программировать как VHDL, так и пытаться реализовать его на FPGA (оценочная плата Xilinx Spartan-6). До сих пор я просматривал руководство по началу работы, здесь , которое бесполезно - поскольку это просто показывает мне, насколько велик...
1345 просмотров
schedule
02.06.2024
Время нарастания/спада выхода Spartan-6 FPGA
У меня есть небольшой проект VHDL, который работает на плате Digilent Nexys 3 Spartan-6. Один из элементов кода делит полученный извне тактовый сигнал на коэффициент 2. Внешний тактовый сигнал не очень хороший. Это больше похоже на синусоиду, чем на...
318 просмотров
schedule
10.08.2022
Счетчик не работает в FPGA
У меня есть компонент VHDL , который подключен к приемнику UART . uart имеет 2 выходных сигнала, один для полученного байта и один для флага, который установлен в 1, когда байт завершен.
Я написал следующий модуль, который должен увеличивать...
127 просмотров
schedule
24.05.2023