Verilog: добавление отдельных битов регистра (комбинационная логика, ширина регистра параметризуется)

Verilog (IEEE Std 1364-2001 или новее):

integer i;
always @* begin
  B = WIDTH_LOG2'b0;
  for (i=0; i<WIDTH; i=i+1)
    B = B + A[i];
end

SystemVerilog (IEEE Std 1800-2005 или новее):

always_comb begin
  B = '0; // fill 0
  foreach(A[i])
    B += A[i];
end

Оба будут синтезироваться в комбинационную логику. Никаких защелок и шлепков.

В SystemVerilog есть $countones(), но я не уверен, можно ли его синтезировать. Ff это тогда: always_comb B = $countones(A)

Вы можете попробовать что-то подобное. Я не совсем уверен, с чем он будет синтезироваться, но он должен работать.

int i; 
reg [`WIDTH-1:0]    A;
reg [`WIDTH_LOG2:0] B;

B = 0;

for(i = 0; i < `WIDTH; i = i + 1)
begin
   B = B + A[i];
 end

Конечно, есть более сложные способы, которые могут иметь лучшую производительность, в зависимости от вашего потока инструментов и того, что доступно, где вы можете создавать свои собственные сумматоры и каскадировать их параллельно, уменьшая размер на каждом шаге. Предполагая, что ширина была 32-битной, что-то вроде:

 adder1bit_1(output1, A[31:24]); 
 adder1bit_2(output2, A[23:16]);
 adder1bit_3(output3, A[15:8]);
 adder1bit_4(output4, A[7:0]);

 adder3bit_1(output5, output1, output2);
 adder3bit_2(output6, output3, output4);

 adder4bit(final_ouput, output5, output6);