Вопросы по теме 'verilog'

Инструмент для рисования временных диаграмм
Недавно я работал с группой разработчиков аппаратного обеспечения, разрабатывая ASIC . И я рисую много временных диаграмм, для которых я использую Microsoft Excel, так как их легко импортировать в документ Word. Но с Excel все сложнее. Что можно...
42412 просмотров
verilog hardware asic timing-diagram
schedule 26.04.2023
Как НЕ использовать циклы while() в verilog (для синтеза)?
У меня есть привычка разрабатывать много тестовых стендов и использовать циклы for() и while() для целей тестирования. Хорошо. Проблема в том, что я перенял эту привычку к кодированию схем, которые должны быть синтезируемыми. XST и другие...
15079 просмотров
loops verilog synthesis
schedule 11.11.2023
преобразование ascii-hex в verilog
Я искал функцию Verilog для преобразования моих входных строк ASCII в шестнадцатеричный вывод. Я не уверен, смогу ли я сделать это на C и объединить с Verilog. До сих пор мне удавалось печатать входные строки ASCII в виде шестнадцатеричных значений,...
4275 просмотров
c hex ascii verilog
schedule 22.04.2024
преобразование значения провода в целое число в verilog
Я хочу преобразовать данные в проводе в целое число. Например: wire [2:0] w = 3'b101; Мне нужен метод, который преобразует это значение в «5» и сохраняет его в виде целого числа. Как я могу сделать это лучше, чем это: j=1; for(i=0;...
52368 просмотров
binary syntax integer verilog
schedule 22.05.2022
массив случайных чисел в Verilog
Я хочу протестировать все возможные комбинации входных данных для модуля verilog. Я смог сгенерировать эти входные данные, создав массив с вложенным циклом for. Однако я хочу пройти через массив в случайном порядке. Как это можно сделать или есть...
1626 просмотров
arrays random verilog system-verilog
schedule 17.01.2024
Могу ли я разделить файл на четыре части (по четырем ячейкам памяти) в Verilog?
Простите новичка, даже не знаю, как правильно задать этот вопрос: У меня есть файл, который в настоящее время загружен в банк памяти, и я хотел бы разделить его на четыре разных банка памяти. У меня есть системный код Verilog, в котором...
935 просмотров
file split memory verilog
schedule 28.07.2022
Использование параметров с циклом for в verilog для выбора бита
Я проектирую некоторое оборудование в Verilog, но, чтобы сохранить гибкость, я использую параметры для установки ширины, чтобы я мог изменять ширину по мере необходимости без изменения кода. Одна проблема, с которой я столкнулся, заключается в...
7133 просмотров
parameters for-loop verilog hdl
schedule 14.02.2023
Отладка комбинационных логических циклов в Icarus Verilog
Я использую Icarus verilog для моделирования достаточно сложной конструкции. Я обнаружил, что в некоторых редких случаях моя симуляция «застревает», т.е. часы больше не тикают, и кажется, что ни один из сигналов не меняется. Я подозреваю, что это...
2572 просмотров
verilog icarus
schedule 28.06.2023
Непрерывное моделирование Verilog
Существуют ли в verilog специальные начальные и конечные ключевые слова, которые позволяют продолжать симуляцию до тех пор, пока не будет встречено конечное ключевое слово? Я понимаю, что это невозможно синтезировать; однако я хочу использовать его...
3138 просмотров
verilog modelsim
schedule 26.04.2024
Код Verilog. Требуется помощь по заявлению всегда
Ниже приведен код: Цель кода - вычислить количество ведущих нулей в одном из регистров. Я просто хочу вычислить начальные нули из значения регистра только один раз. Я должен использовать для этого всегда блок. Теперь я изначально назначил a как...
2486 просмотров
verilog
schedule 08.01.2023
Мигающий светодиод с CPLD
Итак, я новичок в Verilog и CPLD. Я написал код, который включает светодиод, и теперь я хочу, чтобы он мигал. module LEDON(LED); output LED; reg LED; always begin LED=1'b1; end endmodule Итак, как мне...
1946 просмотров
led verilog
schedule 01.02.2024
Могу ли я дать часть выбирает осмысленные имена в Verilog?
Скажем, у меня есть 8-битный регистр флагов: reg [7:0] flags; Хотя в моем коде я мог бы ссылаться на его части как flags[0] , flags[3] , flags[7:4] и т. д., я бы предпочел иметь возможность делать что-то вроде строк flags.Z , flags.C ,...
349 просмотров
verilog
schedule 11.12.2023
Есть ли что-то вроде __LINE__ в Verilog?
Я новичок в Verilog, но много лет был программистом на C, что делает меня опасным. Я делаю Verilog для класса. Я хотел бы использовать тестирование стиля C assert() в моем коде моделирования. https://en.wikipedia.org/wiki/Assert.h Мы не...
5091 просмотров
verilog system-verilog
schedule 14.10.2023
Ошибка инициализации массива в Verilog
Когда я инициализирую массив sbox , я получаю синтаксические ошибки. Пожалуйста, помогите мне. reg [7:0] sbox[15:0]; sbox = '{ 8'h63, 8'h7c, 8'h77, 8'h7b, 8'hf2, 8'h6b, 8'h6f, 8'hc5, 8'h30, 8'h01, 8'h67, 8'h2b, 8'hfe, 8'hd7, 8'hab, 8'h76...
3973 просмотров
verilog hdl system-verilog array-initialization
schedule 04.07.2022
Verilog при ошибке
У меня есть школьный проект в Verilog, и я очень новичок в этом. Часть программы это integer x; assign x=1; **LINE 49** while(x<=9) begin assign lastBitsofP=P[1:0]; if(lastBitsofP ==...
461 просмотров
verilog
schedule 02.11.2023
Компьютер_Архитектура + Verilog
Я делаю схему делителя в verilog и использую алгоритм деления без восстановления. У меня возникли проблемы с представлением остатка в виде дробного двоичного числа. Например, если я делаю 0111/0011 (7/3), я получаю частное как 0010, а остаток как...
878 просмотров
verilog computer-architecture
schedule 26.09.2023
Эквивалент Verilog константы типа времени
Существует ли эквивалент Verilog следующего оператора в VHDL? У меня есть несколько общих портов, для которых требуются значения времени. constant TIME_C : time := 10 ms; Я пробовал это как предположение, но это не синтаксис. localparam...
1442 просмотров
verilog vhdl
schedule 22.09.2023
Модель задержки потока данных Verilog
Я читаю о программировании потока данных Verilog. Я узнал о задержках в модели потока данных, но теперь у меня есть некоторые недопонимания по этому поводу. Я обнаружил, что в модели потока данных у нас есть модель задержки отклонения. Другими...
948 просмотров
verilog
schedule 02.04.2022
Как в Verilog сохранить значение остальной части регистра при изменении одного бита?
В Verilog HDL, как я могу заставить остальную часть файла регистра оставаться нетронутой, пока я изменяю один бит? Как в следующем примере, reg [31:0] result; reg [31:0] next_result; reg [4:0] count; wire done; //some code here... result <=...
4452 просмотров
verilog tri-state-logic
schedule 09.06.2023
Используете параметр для непрерывного присвоения в Verilog?
Можете ли вы использовать значение параметра для присвоения в Verilog? Могу ли я как-то определить ширину переменной параметра? Ex: module mymodule #(parameter type =2) (... output [(3+type)-1:0] out); wire [2:0] rate; ......
2888 просмотров
verilog parameterized
schedule 09.03.2024