чувствительность к регистру при использовании модуля Verilog в VHDL

При смешивании VDHL и Verilog я столкнулся с проблемой чувствительности к регистру.

Параметр "APB_ADDR" пишется прописными буквами, а провод "apb_addr" строчными. Поскольку Verilog чувствителен к регистру, эти два выражения могут различаться.

module verilog_module #(
...
parameter APB_ADDR              = 32,
...
) (
...
input   wire    [APB_ADDR-1:0]  apb_addr,
input   wire                    apb_sel,
input   wire                    apb_enable,
input   wire                    apb_write
....
);

Теперь я хочу создать экземпляр модуля в VDHL:

inst0: entity work.verilog_module 
GENERIC MAP (
    APB_ADDR => APB_ADDR_WIDTH
)
PORT MAP(
    ...
    apb_addr => apb_addr,
    ...
);

Синтез не получается. Общий «apb_addr» не известен. VHDL не чувствителен к регистру.

Как я могу получить доступ к общему APB_ADDR? Я не хочу менять ядро ​​IP, написанное на Verilog.