Я ищу простой способ конвертировать простой модуль Chisel3 в Verilog.
Я беру исходный код Gcd, приведенный на официальной странице chisel.
import chisel3._
class GCD extends Module {
val io = IO(new Bundle {
val a = Input(UInt(32.W))
val b = Input(UInt(32.W))
val e = Input(Bool())
val z = Output(UInt(32.W))
val v = Output(Bool())
})
val x = Reg(UInt(32.W))
val y = Reg(UInt(32.W))
when (x > y) {
x := x -% y
}.otherwise {
y := y -% x
}
when (io.e) {
x := io.a
y := io.b
}
io.z := x
io.v := y === 0.U
}
Я не могу найти, как написать build.sbt и экземпляр класса для его преобразования в Verilog.