Каков самый простой способ сгенерировать код Verilog из существующего кода Chisel?
Придется ли мне создавать собственный файл сборки?
Например, из автономного файла scala (AND.scala), подобного следующему ..
import Chisel._
class AND extends Module {
val io = IO(new Bundle {
val a = Bool(INPUT)
val b = Bool(INPUT)
val out = Bool(OUTPUT)
})
io.out := io.a & io.b
}
У меня установлена полная Chisel3 Toolchain под Ubuntu 16.4.