Вопросы по теме 'chisel'
Пример регистра сдвига долота
Я очень новичок в scala и Chisel. Я попытался создать пример Shiftregister с динамическим размером, но я не уверен, что следующий код правильный. Было бы неплохо, если бы кто-нибудь прокомментировал:
import Chisel._
class Shiftregister(length:...
696 просмотров
schedule
19.01.2024
Зависимость от библиотек Verilog
Можно ли зависеть от некоторых уже закодированных библиотек Verilog в Scala Chisel?
Если нет, то мне кажется, что это такая важная функция, как ретро-совместимость Scala с Java, которая обеспечила успех Scala в программном мире.
Ваше здоровье
148 просмотров
schedule
21.07.2023
Поиск документации по Riscv
Я ищу документацию о протоколе интерфейса Risc V Rocket Tile «Nasti» (Acquire, Grant, ...), который взаимодействует с сетью L1.
Спасибо.
414 просмотров
schedule
20.06.2023
Долото HDL для CPLD
Можно ли использовать Chisel HDL с CPLD? Если да, пробовали ли вы, поделитесь, пожалуйста, опытом?
107 просмотров
schedule
25.02.2022
Ошибка установки долота
Следуя руководству по установке на официальном сайте Chisel , я пришел до точки, где я должен проверить, правильно ли была выполнена установка. Это приводит к ошибке:
set -e -o pipefail; "sbt" -Dsbt.log.noformat=true -DchiselVersion="2.+" "run...
522 просмотров
schedule
04.06.2023
Как использовать эмулятор Chisel C ++
Как использовать файлы C ++, созданные компилятором Chisel? в документации нет ясности по этому поводу, есть ли другой источник, который мог бы указать мне на это? Я действительно понятия не имею об этом, особенно, что я не знаю C ++.
Скажем,...
938 просмотров
schedule
22.03.2022
Chisel: Verilog сгенерировал код для Sint и UInt
При использовании SInt и UInt для реализации сумматора я получаю тот же код Verilog, см. Коды ниже,
import Chisel._
class Unsigned_Adder extends Module{
val io = new Bundle{
val a = UInt(INPUT, 16)
val b = UInt(INPUT, 16)...
156 просмотров
schedule
08.06.2024
Есть простой пример того, как сгенерировать verilog из модуля Chisel3?
Я ищу простой способ конвертировать простой модуль Chisel3 в Verilog.
Я беру исходный код Gcd, приведенный на официальной странице chisel.
import chisel3._
class GCD extends Module {
val io = IO(new Bundle {
val a =...
3601 просмотров
schedule
20.04.2024
Как я могу сгенерировать FIRRTL из кода долота?
Как я могу сгенерировать файл FIRRTL из кода долота? Я установил sbt, firrtl и verilator согласно вики github. И создал код зубила для простого сумматора. Я хочу создать FIRRTL и скрыть его в Verilog? Моя проблема в том, как получить файл firrtl...
1128 просмотров
schedule
24.09.2023
Самый простой способ сгенерировать код Verilog из кода Chisel
Каков самый простой способ сгенерировать код Verilog из существующего кода Chisel?
Придется ли мне создавать собственный файл сборки ?
Например, из автономного файла scala (AND.scala), подобного следующему ..
import Chisel._
class AND...
3341 просмотров
schedule
26.12.2023
Не привязан к исключению синтезируемого узла в памяти долота
Я получаю следующее исключение в коде долота.
[info] - should correctly write and read data *** FAILED ***
[info] chisel3.core.Binding$BindingException: 'this' (chisel3.core.UInt@d7): Not bound to synthesizable node, currently only Type...
94 просмотров
schedule
30.03.2022
Как создать Vecs реестра с помощью Chisel
Я буду использовать Chisel3 для создания набора регистров. Код долота:
val register_set = Reg(Vec(7,UInt(32.W)))
Но синтезированный код Verilog таков:
reg [31:0] register_set_0;
reg [31:0] register_set_1;
reg [31:0] register_set_2;...
321 просмотров
schedule
04.02.2022
Отключить проход FIRRTL, который проверяет комбинационные циклы
Есть ли способ отключить проход CheckCombLoops FIRRTL? (Эти циклы ложные.) Если возможно, я хочу сделать это в драйвере тестера. Я видел вариант для интерпретатора FIRRTL, но все еще получаю исключение во время выполнения FIRRTL. Я также хочу иметь...
188 просмотров
schedule
25.10.2022
проблема имени порта из тех, что определены в BlackBox
Скажем, есть модуль B , в котором A является экземпляром.
class B extends Module {
…
val u_A = Module(new A)
// the way to hook u_A’s port is the issue
}
Описание модуля A :
class A extends Module {
val io = IO(new Bundle{...
93 просмотров
schedule
12.04.2024
Может вырезать макросы печати в RTL
Не могли бы вы просветить, есть ли способ распечатать макросы, например
`synthesis_on
`synthesis_keep_hiear
в РТЛ?
44 просмотров
schedule
26.07.2023
chisel3 арифметические операции над числами Double
Пожалуйста, у меня проблемы с манипуляциями с арифметическими операциями с дублями в долоте. Я видел примеры, в которых используются только следующие типы: Int, UInt, SInt. Я видел здесь , что арифметические операции описаны только для SInt и UInt....
211 просмотров
schedule
17.11.2022
Несоответствие типа Chisel3 и массиву фиксированных точек
В Scala мы могли бы объявить ArrayBuffer массива Doubles, Long и Boolean одним из способов:
val A = new ArrayBuffer[Array[(Long, Array[Double], Array[Double], Double, Boolean)]]
Я хотел бы сделать то же самое в долоте. В долоте я знаю один...
238 просмотров
schedule
18.02.2022
Сбросить логику в Chisel
Как присвоить регистру явный сброс. Когда используется RegInit (), ему назначается глобальный сигнал сброса. Однако, если вы хотите управлять сигналом сброса через настраиваемую логику в модуле, то как мы можем избежать неявного сброса. Например...
488 просмотров
schedule
16.05.2022
Как подключить биты к SInt в Chisel
Я добавляю ускоритель в ядро Rocket-chip и получаю ошибку несоответствия типа при попытке подключить провод SInt из моего кода к интерфейсу ROCC, который является битами.
«Несоответствие типов. Невозможно подключить myRocc.io.dx к...
228 просмотров
schedule
13.01.2023
Обратный ввод в Chisel3
Я хочу перевернуть входной сигнал в Chisel3. Например, если на входе 12345678 , я хочу, чтобы на выходе было 87654321 . Может ли кто-нибудь помочь мне с этим?
Код:
import chisel3._
import chisel3.util._
import...
252 просмотров
schedule
19.09.2023
