Публикации по теме 'fpga'


Программирование FPGA (программируемая пользователем вентильная матрица)
FPGA — это тип полупроводниковых микросхем, которые можно перепроектировать после того, как они были разработаны и отправлены заказчику. Разработчики могут создавать программы для изменения структуры FPGA, чтобы помочь своей организации выполнить конкретный вариант использования, который они имели в виду. Я описываю шаги на основе руководства, разработанного Intel . Требования: Аппаратное обеспечение : плата DE-10 Nano Kit , построенная на основе системы на кристалле FPGA от..
Сверхвысокопроизводительные платформы FPGA iWave Systems для периферийных вычислений с ускорением AI/ML в IoT…
С появлением Интернета вещей и распространением подключенных встроенных устройств одной из самых больших проблем при разработке конкурентоспособных решений Интернета вещей является возможность использования интеллектуальных функций на границе сетей Интернета вещей. Пограничные вычисления имеют решающее значение в приложениях IoT, поскольку они прокладывают путь для более быстрого логического вывода в реальном времени за счет внедрения вычислительных возможностей в локальную инфраструктуру,..

Вопросы по теме 'fpga'

Место и маршрут ПЛИС
Можно ли для программирования FPGAS написать свои собственные процедуры размещения и маршрутизации? [Дело не в том, что мое было бы лучше; дело в том, есть ли у меня свобода сделать это] - или этап размещения и маршрутизации выводит в...
1213 просмотров
fpga
schedule 20.01.2024
с использованием сердечника делителя от xilinx
Я не знаю, как правильно использовать divisor ip core от xilinx и что я делаю не так. Вот код, сведенный к проблеме, и все, что я делаю дополнительно в ISE, это то, что я добавляю ядро ​​делителя с CE - включен Ширина частного 17 Ширина делителя...
2143 просмотров
xilinx fpga vhdl
schedule 31.03.2023
Как получить абсолют числа в Xilinx Simulink?
Мне нужно получить абсолют сигнала в Xilinx Simulink. Я могу использовать блок mcode и написать код Matlab для его достижения. Но, просто любопытно, есть ли лучший способ сделать это. Я очень новичок в использовании Simulink (Xilinx). Есть ли...
994 просмотров
xilinx fpga system-generator
schedule 03.03.2022
Необработанные данные printf получают printf или печатают, чтобы НЕ отправлять символы
У меня есть плата Xilinx Virtex-II Pro FPGA, которая подключена через RS232 к iRobot Create. iRobot принимает поток целых байтов в качестве команд. Я обнаружил, что printf на самом деле отправляет через последовательный порт (Hypterminal может...
11304 просмотров
c serial-port fpga printf serial-communication
schedule 18.02.2024
передача данных через USB-порт
Могу ли я передать последовательность данных (не файлов) с устройства Android на плату FPGA через порт USB? Поддерживает ли Android такие передачи последовательно с использованием некоторых API?
4438 просмотров
android serial-port fpga usb
schedule 05.06.2023
Счетчик Mod-M Значения без знака не имеют сигнала
Я пишу модуль RS232 для своей платы Nexys2. В настоящее время у меня проблемы с контроллером скорости передачи данных, который я хочу установить на 19200. Для этого я использую счетчик Mod-M, после многих симуляций ISim проблема с моим кодом...
2942 просмотров
fpga hdl vhdl
schedule 29.07.2023
3-этапный конвейер MD5 в VHDL
Я пытаюсь реализовать трехэтапный конвейер MD5 в соответствии с этим ссылка . В частности, алгоритмы на стр. 31. Существует также другой документ , описывающий пересылку данных. Алгоритм MD5 описан в RFC1321 . Это делается в FPGA (Terasic...
3714 просмотров
md5 fpga vhdl pipelining
schedule 08.08.2023
Как ускорить математические операции в VHDL?
В настоящее время у меня есть некоторые расчеты на переднем фронте тактовой частоты пикселей 75 МГц для вывода видео 720p на экран. Некоторые математические вычисления (например, некоторые по модулю) занимают слишком много времени (20+ нс, тогда как...
5790 просмотров
fpga vhdl
schedule 22.05.2022
Альтернативная архитектура подмодуля VHDL для моделирования
У меня есть компонент VHDL, который реализует тестовую последовательность DRAM. Он содержит дочерний объект, который является контроллером DRAM. Я хочу смоделировать (отладить) тестовую последовательность DRAM, но использовать простую фальшивую...
2840 просмотров
simulation fpga vhdl
schedule 26.03.2023
Как определить количество логических ячеек и MLUTS
Итак, глядя на эту диаграмму, я пытаюсь понять, как появились эти ответы? Может ли кто-нибудь объяснить мне? A) Для регистров с R0 по R2 требуется всего 32 логические ячейки, каждая ячейка реализует 3-ступенчатую схему сдвига с использованием...
1440 просмотров
fpga hdl vhdl
schedule 08.04.2024
Синтез HDL жалуется на отсутствие сигналов в списке чувствительности
Здравствуйте, у меня есть этот простой процесс VHDL (сгенерированный из кода MyHDL): DIGIPOT_CONTROLLER_CONNECTCLOCK: process (delayedClock) is begin if to_boolean(clkEn) then if to_boolean(delayedClock) then scl_d <=...
486 просмотров
fpga hdl vhdl synthesis myhdl
schedule 07.08.2022
Быстрый способ умножения двух одномерных массивов
У меня есть следующие данные: A = [a0 a1 a2 a3 a4 a5 .... a24] B = [b0 b1 b2 b3 b4 b5 .... b24] который я затем хочу умножить следующим образом: C = A * B' = [a0b0 a1b1 a2b2 ... a24b24] Это явно включает 25 умножений. Однако в...
854 просмотров
fpga verilog hardware vhdl asic
schedule 25.08.2022
В VHDL, как считать начальные нули вектора?
Я работаю над проектом VHDL, и у меня возникла проблема с вычислением длины вектора. Я знаю, что у вектора есть атрибут длины, но это не та длина, которую я ищу. Например, у меня есть std_logic_vector E : std_logic_vector(7 downto 0);...
7246 просмотров
fpga vhdl
schedule 06.05.2022
VHDL / Как инициализировать мой сигнал?
Я новичок в VHDL, и у меня есть основной вопрос. Рассмотрим следующий ввод: A : in std_logic_vector(22 downto 0); И этот сигнал: signal dummyA : std_logic_vector(47 downto 0); Я хочу инициализировать dummyA с помощью A, поэтому я...
15146 просмотров
initialization fpga signals vhdl
schedule 07.12.2023
Попытка реализовать шину spi в vhdl
Я пытался установить связь с ЦАП LTC2426 через SPI, но безуспешно. Сейчас ищу помощи. Может ли кто-нибудь сказать мне, почему мой код не работает. CSDAC работает правильно, генерируется SCLK и отправляются 32 бита, но, возможно, я ошибся с...
3219 просмотров
dac spi fpga vhdl spartan
schedule 28.09.2022
Программные ядра ЦП на ПЛИС
Мне нужен совет здесь. Одним из моих среднесрочных хобби-проектов является создание эмулятора набора инструкций популярных ISA (например, ARM7) на устройстве FPGA. Многие люди делали это раньше. Мои требования специфичны. Я ищу платформу...
440 просмотров
cpu fpga verilog vhdl
schedule 03.05.2023
Опрос с C и сборка для Nios 2
Я хочу вызывать функцию pollkey один раз в миллисекунду и увеличивать переменную времени (timeloc) один раз в секунду. Я думаю, что это должно работать, если я добавлю call pollkey в подпрограмму задержки, так почему же это не работает?...
1184 просмотров
c fpga assembly intel-fpga nios
schedule 03.03.2024
Что необходимо для подчиненного модуля PLB в FPGA?
Мне нужно только иметь возможность читать/записывать в ведомые регистры моего пользовательского IP-адреса, а также отправлять программный сброс и давать часы моему пользовательскому IP-модулю. Что я могу исключить из сигналов шины, чтобы иметь...
109 просмотров
xilinx fpga
schedule 29.12.2022
Все значения изменяются в массиве с использованием vhdl
Я пытаюсь разбить кирпич в VHDL. Все прошло хорошо, но у меня странная проблема. В фрагменте моего кода, который вы видите ниже, я меняю значение на «0» в индексе (y, x) в моем массиве, когда мяч достигает краев кирпича. Проблема в том, что все...
1404 просмотров
arrays multidimensional-array fpga vhdl
schedule 23.05.2024
Отправка ДАННЫХ в FPGA
Я работаю над проектом, который требует отправки данных с ПК на FPGA, который обрабатывает данные и отправляет их ОБРАТНО НА ПК. Я использую плату Atlys™ Spartan-6 FPGA Development Board. Данные должны быть отправлены как 1 байт, потому что 1 байт...
2042 просмотров
serial-port ethernet fpga usb hdl
schedule 06.01.2024