Вопросы по теме 'hdl'

Использование параметров с циклом for в verilog для выбора бита
Я проектирую некоторое оборудование в Verilog, но, чтобы сохранить гибкость, я использую параметры для установки ширины, чтобы я мог изменять ширину по мере необходимости без изменения кода. Одна проблема, с которой я столкнулся, заключается в...
7133 просмотров
parameters for-loop verilog hdl
schedule 14.02.2023
Ошибка инициализации массива в Verilog
Когда я инициализирую массив sbox , я получаю синтаксические ошибки. Пожалуйста, помогите мне. reg [7:0] sbox[15:0]; sbox = '{ 8'h63, 8'h7c, 8'h77, 8'h7b, 8'hf2, 8'h6b, 8'h6f, 8'hc5, 8'h30, 8'h01, 8'h67, 8'h2b, 8'hfe, 8'hd7, 8'hab, 8'h76...
3973 просмотров
verilog hdl system-verilog array-initialization
schedule 04.07.2022
Счетчик Mod-M Значения без знака не имеют сигнала
Я пишу модуль RS232 для своей платы Nexys2. В настоящее время у меня проблемы с контроллером скорости передачи данных, который я хочу установить на 19200. Для этого я использую счетчик Mod-M, после многих симуляций ISim проблема с моим кодом...
2942 просмотров
fpga hdl vhdl
schedule 29.07.2023
параметр verilog в качестве входных данных - nios II
Я ищу способ отправить входное значение из nios в качестве параметра в модуль verilog. or Любые другие способы назначения параметра verilog из ввода.
763 просмотров
verilog hdl intel-fpga nios
schedule 02.05.2024
Как определить количество логических ячеек и MLUTS
Итак, глядя на эту диаграмму, я пытаюсь понять, как появились эти ответы? Может ли кто-нибудь объяснить мне? A) Для регистров с R0 по R2 требуется всего 32 логические ячейки, каждая ячейка реализует 3-ступенчатую схему сдвига с использованием...
1440 просмотров
fpga hdl vhdl
schedule 08.04.2024
Синтез HDL жалуется на отсутствие сигналов в списке чувствительности
Здравствуйте, у меня есть этот простой процесс VHDL (сгенерированный из кода MyHDL): DIGIPOT_CONTROLLER_CONNECTCLOCK: process (delayedClock) is begin if to_boolean(clkEn) then if to_boolean(delayedClock) then scl_d <=...
486 просмотров
fpga hdl vhdl synthesis myhdl
schedule 07.08.2022
Запись файла реестра в VHDL
Я пытаюсь записать регистровый файл на VHDL. Файл содержит 16 64-битных регистров. В каждом цикле считываются два регистра и записывается один регистр (при условии, что запись разрешена). Должен быть обход данных (пересылка), чтобы только что...
32317 просмотров
hdl cpu-registers vhdl computer-architecture
schedule 15.09.2022
Отправка ДАННЫХ в FPGA
Я работаю над проектом, который требует отправки данных с ПК на FPGA, который обрабатывает данные и отправляет их ОБРАТНО НА ПК. Я использую плату Atlys™ Spartan-6 FPGA Development Board. Данные должны быть отправлены как 1 байт, потому что 1 байт...
2042 просмотров
serial-port ethernet fpga usb hdl
schedule 06.01.2024
Код Verilog работает в моделировании, как я и предсказывал, но не в FPGA.
Я пытаюсь написать модуль передатчика UART. Он получает данные из data[7:0], а затем отправляет их последовательно через Tx. Я написал модуль Tester для тестирования передатчика. Он имитирует в Изиме, как я и предсказывал, но не в Спартанце-6....
295 просмотров
xilinx fpga verilog hdl synthesis
schedule 12.09.2022
схема цифровой цепи для мультиплексора кольцевого счетчика vhdl
У меня есть эта схема, которую я хочу реализовать в vhdl. Есть тактовый вход, и какое тактовое событие последовательно изменяет вывод 1 . 0001 -> 0010 -> 0100 -> 1000... Мне интересно, каков правильный подход к этому. Я мог бы сделать это...
256 просмотров
hdl vhdl
schedule 29.03.2024
Icarus Verilog: ошибка разбора многобитного массива
Что такое правильное объявление многобитного массива в Icarus Verilog? Я получаю ошибку синтаксического анализа в этом коде input [19:0] array [0:9]; , но когда я попробовал input [20*10-1] array; , ошибки синтаксического анализа нет, но есть...
229 просмотров
verilog hdl icarus
schedule 07.03.2023
Как передать параметры в модуль verilog при выполнении синтеза?
У меня есть параметризованный модуль verilog с битовой шириной, которая зависит от значения, указанного в `define WIDTH. Однако я хотел бы иметь возможность как-то изменить значение WIDTH, передав параметр во время синтеза с использованием...
2745 просмотров
verilog hdl system-verilog synthesis register-transfer-level
schedule 07.11.2022
Зависимость от библиотек Verilog
Можно ли зависеть от некоторых уже закодированных библиотек Verilog в Scala Chisel? Если нет, то мне кажется, что это такая важная функция, как ретро-совместимость Scala с Java, которая обеспечила успех Scala в программном мире. Ваше здоровье
148 просмотров
scala verilog hdl hardware chisel
schedule 21.07.2023
Универсальный мультиплексор SystemVerilog
Я пытаюсь придумать способ определения синтезируемого универсального мультиплексора (как функции или модуля), который можно использовать с проводами, и typedefs (перечисления, структуры) в SystemVerilog Возможно ли это каким-либо образом? Если...
1111 просмотров
hdl system-verilog
schedule 10.09.2022
Условное приращение в блоке генерации
Я хочу создать 256 экземпляров foo . Поэтому у меня есть два вложенных цикла генерации. Однако мне нужна отдельная индексная переменная l для правильного выбора сигнала. genvar j, i, l; generate l = 0; for(j = 0; j < 16; j++) begin...
826 просмотров
verilog hdl system-verilog
schedule 25.10.2022
записать целое число в файл vhdl
Я хотел бы записать целое число (переменное число) в файл (write.txt). Вот мой код, но, очевидно, он не работает. Любое предложение? library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.MATH_REAL.ALL; library std; use std.textio.all; entity...
5540 просмотров
fpga hdl vhdl
schedule 09.12.2022
VHDL структурный
Привет может кто-нибудь помочь мне с вопросом VHDL. Я пробую практическое структурное программирование и хотел начать с простого полусумматора. Вот мой код LIBRARY IEEE; USE IEEE.std_logic_1164.all; --XOR ОПИСАНИЕ entity xor_2 is...
257 просмотров
hdl vhdl
schedule 25.08.2023
7-сегментный дисплей с несколькими состояниями verilog
Я знаю, что вопрос звучит странно и расплывчато, но у меня возникла проблема с обходом Verilog. У меня есть FSM, который должен использовать 4 7-сегментных дисплея, в одном состоянии он должен отображать только одно число на одном дисплее, в другом...
908 просмотров
xilinx verilog hdl hardware
schedule 09.03.2023
Объявление переменной в Verilog с индексированием, которое не начинается с нуля
Я использую это объявление провода в Verilog: wire [23:15] myvar; Мой код работает, и я видел этот стиль кодирования раньше, но я не уверен, что на самом деле происходит, я могу только догадываться, что объявляется провод шириной 9 бит. Это...
1749 просмотров
verilog hdl register-transfer-level
schedule 16.07.2023
Долото HDL для CPLD
Можно ли использовать Chisel HDL с CPLD? Если да, пробовали ли вы, поделитесь, пожалуйста, опытом?
107 просмотров
hdl chisel
schedule 25.02.2022