Вопросы по теме 'intel-fpga'

Как назначить контакты в Quartus II
Мы планируем переместить некоторый код в CPLD или FPGA, чтобы сделать его быстрее. Я работал с Xilinks и их набором инструментов раньше, но по какой-то причине было решено, что на этот раз мы будем использовать Altera, поэтому я пытаюсь привыкнуть к...
17987 просмотров
vhdl intel-fpga quartus
schedule 28.01.2023
параметр verilog в качестве входных данных - nios II
Я ищу способ отправить входное значение из nios в качестве параметра в модуль verilog. or Любые другие способы назначения параметра verilog из ввода.
763 просмотров
verilog hdl intel-fpga nios
schedule 02.05.2024
Опрос с C и сборка для Nios 2
Я хочу вызывать функцию pollkey один раз в миллисекунду и увеличивать переменную времени (timeloc) один раз в секунду. Я думаю, что это должно работать, если я добавлю call pollkey в подпрограмму задержки, так почему же это не работает?...
1184 просмотров
c fpga assembly intel-fpga nios
schedule 03.03.2024
Verilog Зарегистрируйтесь для вывода
Я работаю с отладочной платой Altera DE2 и хочу прочитать информацию о переключателях. Это хранится в регистрах. На основе счетчика эти регистры увеличиваются. Затем предполагается, что регистры будут выводиться на семисегментные дисплеи через...
1261 просмотров
verilog intel-fpga
schedule 03.02.2024
Нет такого файла или каталога при запуске приложения на целевой linux arm
У меня есть комплект для разработки (Altera Cyclon V, Cortex A9), и я пытаюсь запустить на нем простое приложение. Я использую cygwin для кросс-компиляции своего кода для ARM Linux (используя набор инструментов soureforge для Linux). Шаги:...
3476 просмотров
gcc linux intel-fpga
schedule 25.08.2022
Назначение литералов VHDL
Я пытаюсь использовать целые числа без знака в VHDL с четко определенной разрядностью. Кажется, VHDL не нравится, когда я пытаюсь присвоить литеральные значения этим типам, определенным как: variable LCD_DATA: unsigned(19 downto 0) := 0; Но...
32344 просмотров
vhdl intel-fpga unsigned-integer
schedule 15.04.2024
Преобразователь АЦП не отображает правильное значение на 7-сегментной ПЛИС
Я пишу код VHDL, который позволяет подключить ADC7475 (12 бит с 4 ведущими нулями (всего 16 бит)) к плате FPGA. Моя цель - отображать значение цифрового выхода АЦП на 7 сегменте при подаче аналогового сигнала (вывод Vin АЦП). Вот моя программа:...
911 просмотров
spi fpga adc vhdl intel-fpga
schedule 02.02.2023
Почему объединение этих операторов if приводит к более высокому использованию логических элементов?
У меня есть проект в Verilog, где я отслеживаю дату. У меня есть следующий код для обработки разной продолжительности месяцев, если я не ошибаюсь, я могу объединить их все, указав каждое условие и просто имея один оператор if. Однако это приведет к...
97 просмотров
fpga verilog intel-fpga
schedule 21.02.2024
Есть ли способ читать файлы WAV с SD-карты на DE2-115 без использования NIOS II?
Я работал над музыкальным плеером для SD-карт для личного проекта и повсюду искал ответ на этот вопрос. Я упростил пример с синтезатором, включенным в плату, так что теперь все, что мне нужно сделать, это получить аудиоданные с SD-карты. По...
1019 просмотров
fpga sd-card vhdl intel-fpga nios
schedule 30.03.2024
Модуль Verilog для детектора дыма и зуммера
У меня есть Altera DE2-115 FPGA, и я пытаюсь самостоятельно изучить Verilog. Я решил сделать детектор дыма, и всякий раз, когда появляется запах дыма, звонит зуммер ( детектор дыма выдает цифровой сигнал ). Вот мое испытание: module...
1622 просмотров
module fpga verilog intel-fpga
schedule 12.02.2023
Последнее программное обеспечение Altera Arria V для OpenCL
Недавно я купил новую плату Altera Arria V 1 . Я планирую использовать его для разработки определенного приложения с использованием OpenCL. К сожалению, я пока не нашел необходимого программного обеспечения, чтобы заставить его работать. Я имею в...
183 просмотров
opencl intel-fpga
schedule 12.11.2022
Добавление заголовочных файлов в Verilog
Я хотел добавить заголовочный файл в свой проект Verilog. Это должно быть очень легко сделать. Однако, оказывается, это не тривиально. Это мой заголовочный файл. Допустим, имя файла — параметры.vh `ifndef _parameters_vh_ `define...
10759 просмотров
verilog intel-fpga system-verilog
schedule 16.07.2022
Ошибка Altera Quartus II (12061): не удается синтезировать текущий дизайн Верхний раздел не содержит никакой логики
Недавно я начал работать с FPGA и пытался запустить базовую программу VHDL. Мой код предназначен для получения входных данных от 10 переключателей и сопоставления их с 10 светодиодными выходами на моей плате разработки, но когда я пытаюсь запустить...
7896 просмотров
vhdl intel-fpga quartus
schedule 20.07.2022
Ошибка при записи в 3-й корпус в интерфейсе сопоставления памяти HPS FPGA Avalon
Мне нужно передать count_x 32-битных данных в HPS через интерфейс отображения памяти Avalon. 1-й и 2-й корпус работали нормально. И я получил данные в HPS. Но в 3-м случае WHEN '2' => avs_s0_readdata <= count_x(31 downto 0); показывает...
168 просмотров
arm fpga vhdl intel-fpga soc
schedule 13.07.2023
проблема сборки/загрузки встроенного Linux
Я пытаюсь перекрестно скомпилировать Linux для двухъядерного устройства ARM Cortex A9. Во время загрузки я получил следующие отпечатки на UART, которые показывают некоторые проблемы с синхронизацией при запуске Core-1. Я помню, что включил...
514 просмотров
linux-kernel embedded-linux busybox intel-fpga buildroot
schedule 09.12.2022
Как рассчитать RPM домашнего тренажера с VHDL
у меня проблема; Мне нужно рассчитать/измерить обороты домашнего тренажера с помощью датчика Холла и магнита на колесе, аппаратное обеспечение должно быть описано на VHDL, мой текущий метод таков: Если датчик Холла обнаруживает импульс, сброс...
148 просмотров
fpga vhdl intel-fpga
schedule 20.03.2023
Лучший способ объявить LUT в OpenCL (Intel FPGA)
Мне нужно объявить три LUT в ядре OpenCL, поэтому: Каков оптимальный способ объявить LUT в Intel OpenCL FPGA? Я видел примеры по этому поводу, но в примерах использовалась структура switch/case . Я думаю, что лучший способ — объявить массив для...
57 просмотров
lookup-tables fpga opencl intel-fpga
schedule 15.06.2022
Как реализовать процессор nand2tetris на реальной ПЛИС?
Я прошел курс nand2tetris ( https://www.nand2tetris.org/course ) с основной целью научиться собирать программный процессор на реальной ПЛИС. Хотя курс был достаточно простым, теперь, когда я приступаю к реализации FPGA, я чувствую себя немного...
256 просмотров
fpga cpu-architecture intel-fpga nand2tetris
schedule 05.12.2023