Вопросы по теме 'modelsim'

Как открыть файлы проекта Modelsim
Я могу открыть файлы проекта Modelsim, выбрав File-> Recent Projects. Однако другого способа открывать проекты я не знаю. Если я использую File-> Open, он открывает только отдельные файлы, а не проекты. Как открывать проекты?
18888 просмотров
modelsim
schedule 26.08.2022
Как сделать то же самое, что и кнопка скомпилировать все в Modelsim
В Modelsim есть кнопка «скомпилировать все», которая компилирует все файлы в проекте, чтобы их можно было смоделировать. Но когда кнопка нажата, она не показывает, что это за команды? Какие команды нужно ввести в терминал, чтобы сделать то же самое?
95 просмотров
modelsim
schedule 20.09.2022
Непрерывное моделирование Verilog
Существуют ли в verilog специальные начальные и конечные ключевые слова, которые позволяют продолжать симуляцию до тех пор, пока не будет встречено конечное ключевое слово? Я понимаю, что это невозможно синтезировать; однако я хочу использовать его...
3138 просмотров
verilog modelsim
schedule 26.04.2024
Получить дамп памяти в ModelSim (периодический)
Как я могу регулярно получать дамп памяти в ModelSim? Я знаю, как экспортировать данные памяти. Есть ли способ записать в файл .do команду для экспорта данных памяти каждые 1000 нс или каждые x циклов? Обновление: Спасибо за ответы. Как я...
2432 просмотров
file memory dump modelsim
schedule 05.05.2023
Поддержка Modelsim для SV
На данный момент использую modelsim SE 5.8e. Он не поддерживает SystemVerilog. Мне нужно использовать SystemVerilog для разработки и проверки моего проекта. Есть идеи, какая версия Modelsim хорошо поддерживает как проектирование, так и подмножество...
9992 просмотров
system-verilog modelsim
schedule 06.03.2023
EOF: синтаксическая ошибка в строке 2
Я пытаюсь написать простой код vhdl. Когда я запускаю этот код в quartus 2, проблем нет. Однако, когда я запускаю modelsim, возникает ошибка в строке 2, то есть ошибка «use ieee.std_logic_all.1164;» . Я понятия не имею, так как я новичок в vhdl....
5503 просмотров
vhdl modelsim
schedule 28.04.2023
ModelSim VHDL оценка времени реального моделирования
Я хочу получить время моделирования VHDL модели с помощью тестового стенда. Я работаю в ModelSim и знаю, что профилировщик ModelSim поддерживает анализ производительности, но это не та информация, которую я хочу. Время, отнимаемое не на этапах...
2107 просмотров
vhdl modelsim
schedule 22.12.2022
Список внешнего имени VHDL в пакете
Я пытаюсь написать пакет VHDL для создания списка внешних имен, чтобы использовать их в моем тестовом стенде. Я не уверен, можно ли объявить внешнее имя в пакете, но компилятор не выдает ошибку. Однако, если я попытаюсь смоделировать свой тестовый...
2301 просмотров
package external vhdl modelsim
schedule 09.05.2022
VHDL: используйте инструкцию WHEN-ELSE с переменными
Проблема Я пишу функцию в пакете, которая преобразует некоторые значения для тестового стенда. Я хочу проверить, превышает ли выход максимальное значение, если это так, я хочу установить его на это максимальное значение. Что меня утомило, так это...
2323 просмотров
vhdl modelsim
schedule 13.11.2023
Невозможно включить файл определения в Verilog
Я использую ModelSim для моделирования Verilog. Я создал один файл define.v и хочу включить его в несколько других модулей Verilog. часть define.v выглядит следующим образом: // defines `define RSIZE 4 `define ISIZE 16 `define DSIZE 16...
6739 просмотров
cpu verilog modelsim
schedule 22.09.2023
получить зависимости объекта vhdl в modelsim
Я успешно скомпилировал большой проект VHDL в ModelSim. Дизайн здесь не важен, мой вопрос касается команд ModelSim для любого дизайна VHDL. Теперь предположим, что у меня есть сущность E1, и я хочу знать все пакеты и сущности, которые...
667 просмотров
dependencies tcl vhdl modelsim
schedule 26.12.2023
неправильное выходное значение в 8-битном алюминии
Я хочу написать восьмибитный ALU. Я написал этот код, но когда я его моделирую, вывод имеет значение x, почему это произошло? и у меня есть еще одна проблема, которую я не знаю, как я могу показать 8-битный параметр в моделировании Modelsim, когда у...
453 просмотров
verilog alu modelsim
schedule 14.05.2022
Есть ли способ распечатать значения сигнала в файле из симуляции модели?
Мне нужно получить значения нескольких сигналов, чтобы сравнить их с симуляцией (симуляция в Matlab). Есть много значений, и я хочу получить их в файле, чтобы я мог запустить его в скрипте и не копировать значения вручную. Есть ли способ...
9130 просмотров
vhdl modelsim
schedule 13.10.2023
сегмент BCD в декодер 7 в verilog
Я пишу код для имитации декодера из двоичного кода в семисегментный. Когда я это делаю, я получаю красные и синие линии в окне сигнала (в Modelsim), что означает, что вход не управляется, а выход находится в неопределенном состоянии. Но когда я...
4110 просмотров
verilog modelsim
schedule 22.05.2024
Modelsim / Questasim: Неизвестная сущность ‹entity_name›. Использовать развернутое имя
Я использую QuestaSim, который предположительно совпадает с ModelSim, но 64-разрядный. Я пытаюсь запустить тестовый стенд для завтрашнего задания в классе. Задание выполнено, и все, что мне нужно, это испытательный стенд, но QuestaSim, как обычно,...
2782 просмотров
vhdl modelsim
schedule 14.10.2022
ModelSIM: отладка СИГНАЛОВ в VHDL
Я работаю в коде VHDL с большим количеством СИГНАЛОВ, которые я должен увидеть в моделировании на ModelSim для отладки моего проекта. Мой вопрос заключается в том, нужно ли объявлять выходы на моем объекте верхнего уровня, чтобы я мог подключить их...
734 просмотров
fpga vhdl modelsim
schedule 23.01.2023
Как дождаться завершения моделирования Modelsim перед продолжением сценария TCL
Я пытаюсь выполнить регрессионный тест в Modelsim. Я вызываю сценарий TCL, который компилирует мои исходные файлы и запускает vsim. Я запускаю файл .do, и он запускает серию тестовых стендов, которые все выводят файлы результатов. Я добавляю...
2270 просмотров
tcl vhdl modelsim
schedule 26.12.2022
VHDL, параллельное назначение сигналов неправильно на FPGA, но правильно в Modelsim
Я изменяю множитель, и у меня возникают проблемы с его запуском на FPGA. В Modelsim все симуляции корректны. У меня есть следующее, что дает неправильный результат на FPGA: вне оператора процесса у меня есть следующий параллельный оператор (Я...
158 просмотров
fpga signals vhdl modelsim
schedule 11.09.2023
Как запустить несколько тестовых случаев в Verilog?
Я написал свои тестовые примеры в «tc1.v» и «tc2.v». Тестовые случаи представлены в виде задач. Например: //tc1.v task tc1(input reg [31:0] j,input reg Reset,output reg dataValidIn); //logic endtask //tc2.v task tc2(input reg [31:0]...
1914 просмотров
verilog modelsim
schedule 20.09.2023
Проблема объявления сигнала Modelsim
С Modelsim я хотел бы протестировать код, но один сигнал всегда остается неинициализированным. Вот фрагмент кода, объясняющий проблему с Modelsim: -- Signal Declaration signal shifter : std_logic_vector(0 to 6); signal led_out_temp...
164 просмотров
fpga signals modelsim
schedule 23.11.2023