Вопросы по теме 'quartus'

Как назначить контакты в Quartus II
Мы планируем переместить некоторый код в CPLD или FPGA, чтобы сделать его быстрее. Я работал с Xilinks и их набором инструментов раньше, но по какой-то причине было решено, что на этот раз мы будем использовать Altera, поэтому я пытаюсь привыкнуть к...
17987 просмотров
vhdl intel-fpga quartus
schedule 28.01.2023
Не удается определить регистр, поскольку его поведение не соответствует ни одной поддерживаемой модели в Quartus II.
Код: library IEEE; use IEEE.std_logic_1164.all; use ieee.numeric_std.all; use ieee.std_logic_unsigned.all; entity decoder10 is port( in_data: in STD_LOGIC_VECTOR (7 downto 0); clk :...
2706 просмотров
vhdl quartus
schedule 03.04.2022
LATCH Primitive отключает выходы?
Итак, я понимаю концепцию защелки, но я не понимаю, как я вывожу ее здесь, поскольку мое условие else должно охватывать все возможные пути в этом процессе. Quartus сообщает мне, что он отключает зеленые и красные светодиоды из-за примитива LATCH, а...
58 просмотров
vhdl quartus synthesis
schedule 23.05.2022
Выходной регистр модуля Verilog управляет выходным регистром?
Итак, я пытаюсь создать экземпляр модуля внутри модуля. Корневой модуль имеет выходные порты, которые управляют выходными контактами, и я хочу, чтобы внутренний модуль управлял этими портами напрямую, но я все равно не могу заставить его работать....
1630 просмотров
module output verilog quartus
schedule 05.12.2023
Переменная или сигнал в vhdl для общего значения между разными процессами
Мне нужно разделить значение ( real ) между двумя процессами, но когда я пытаюсь запустить свой код, quartus выдает ошибку. library IEEE; USE ieee.std_logic_1164.all; USE ieee.std_logic_arith.all; USE ieee.std_logic_unsigned.all; use...
2479 просмотров
fpga vhdl quartus
schedule 08.11.2022
Ошибка оператора последовательного условного назначения сигнала VHDL
В моем коде VHDL у меня есть ошибка в sig_out_real <= X"00" & sig_in when sig_in(7)='0' else X"ff" & sig_in; . Я не думаю, что это синтаксическая ошибка. Но Quartus показывает ошибку в этот момент. Я не понимаю, почему это ошибка....
510 просмотров
vhdl quartus
schedule 18.12.2022
компиляция fphdl в Altera Quartus Prime
я попытался скомпилировать свой дизайн, использующий библиотеки fphdl http://www.eda.org/fphdl/ для операций с плавающей запятой. Хотя в modelsim симуляция нормально, при синтезе в Quartus hdl компилятор жалуется на утверждение: result :=...
151 просмотров
point floating vhdl quartus
schedule 08.11.2022
VHDL: ошибка параметра conv_std_logic_vector
У меня проблемы с функцией conv_std_logic_vector в Quartus. Я использую функцию для преобразования целочисленной переменной в std_logic_vector . Когда я компилирую приведенный ниже код, Quartus показывает следующее сообщение об ошибке:...
6802 просмотров
parameters vhdl quartus
schedule 10.08.2022
Ошибка логического моделирования VHDL при сложении и сдвиге множителя
Я пытаюсь сделать «множитель сложения и сдвига (последовательный)», и у меня возникают проблемы с окончательной симуляцией, значение на выходе всегда неверно. Я использовал логику конечного автомата, чтобы создать блок управления частичными суммами....
568 просмотров
vhdl quartus
schedule 06.06.2024
Ошибка Altera Quartus II (12061): не удается синтезировать текущий дизайн Верхний раздел не содержит никакой логики
Недавно я начал работать с FPGA и пытался запустить базовую программу VHDL. Мой код предназначен для получения входных данных от 10 переключателей и сопоставления их с 10 светодиодными выходами на моей плате разработки, но когда я пытаюсь запустить...
7896 просмотров
vhdl intel-fpga quartus
schedule 20.07.2022
Блок кода внутри блока always выполняется без изменения входа в списке чувствительности
Всякий раз, когда входом в список чувствительности является переменная (которая является входом для модуля; кнопка на ПЛИС), блок кода выполняется независимо от того, изменилось ли значение этой переменной или нет, даже если блок кода внутри блока...
489 просмотров
fpga verilog hdl quartus
schedule 30.09.2023
уточнение зависает при присвоении переменной x:= x + y
Я пытаюсь создать множитель стенда для академического проекта, и у меня возникает странная ошибка. Не уверен, восходит ли это к Quartus II или как-то связано с VHDL. Каждый раз, когда я пытаюсь проанализировать и разработать следующий код, процесс...
116 просмотров
vhdl quartus
schedule 29.07.2023
VHDL не может сопоставить контекст вызова to_unsigned в пользовательской функции
Я использую Quartus Prime Pro. Я имею дело с функцией как таковой: library ieee ; use ieee.std_logic_1164.all; use ieee.numeric_std.all; function round_resize (a : unsigned; b : integer) return unsigned is variable c : signed (a'length - 1...
657 просмотров
vhdl unsigned quartus
schedule 17.01.2023
4-битная передача с использованием синхронного d-триггера (передача 4-битных данных из регистра a в регистр b)
Когда я запускаю этот код, появляются две ошибки: «Тип фактического параметра в карте портов не соответствует типу формального порта». Мне нужна помощь, чтобы понять, как это исправить. -- code that try in EDA playground to transfer from one...
48 просмотров
vhdl quartus
schedule 27.12.2023
Ошибка (10454): синтаксическая ошибка VHDL в fft_engine.vhd(151): правая граница диапазона должна быть константой
Я работаю над Quartus Prime, и у меня возникла проблема (в строке 13) с ошибкой: Error (10779): VHDL error at fft_engine.vhd(154): expression is not constant Этот переход к переменной k_uns не является кодом синтеза (как я понял), однако я...
203 просмотров
vhdl constant-expression quartus
schedule 06.07.2023
Как определить, что синтез сделан в Quartus?
Мой дизайн сделан в Verilog, и мне нужно выбрать конкретное решение для синтеза в Altera Quartus II . Я знаю, что многие инструменты имеют предопределенные макросы, например, Icarus Verilog имеет встроенный макрос __ICARUS__ . Но мне не удалось...
262 просмотров
verilog quartus
schedule 17.10.2022
Как запустить батник из tcl-файла внутри Quartus?
Я хотел бы запустить из Quartus tcl-файл, который запускает пакетный файл, пока пакетный файл читает пользовательский ввод. Первая проблема заключается в том, что я вообще не вижу командную строку, в которой я могу видеть пользовательский ввод....
117 просмотров
batch-file tcl quartus
schedule 14.09.2023
system verilog HDL - 4-битный логический калькулятор ввода
Я пытаюсь разработать логический калькулятор, который может складывать, умножать, делить, ... но я застрял на 1 части, когда пытаюсь запустить его на плате DE 10, он не действует как логика, хотя моя логика что, когда count = 0, операнд A будет иметь...
81 просмотров
system digital quartus
schedule 15.07.2023