Вопросы по теме 'synopsys-vcs'

почему мне не разрешено определять переменную распакованного массива с помощью 8'CC в системном Verilog?
Я пробовал использовать следующий код: module try; int a[8]; initial begin a = 8'hCC; $display(a); end endmodule Это дает ошибку как: Incompatible complex type assignment Type of source expression is incompatible with type of target...
3271 просмотров
verilog system-verilog synopsys-vcs
schedule 06.02.2023
Дает ли Synopsys VCS имена тестов, которые попадают в обложку?
Вот течение проблемы. Я написал какую-то общую обложку. Есть много тестов, которые могут попасть в ту или иную обложку. Какой-то тест не попадет. Отчет о функциональном покрытии VCS дает комбинированные совпадения для определенного покрытия....
818 просмотров
test-coverage system-verilog synopsys-vcs
schedule 25.10.2022
В Synopsys VCS, как я могу получить необработанный выходной файл RTL verilog?
Мне нужен вывод препроцессора VCS. Есть способ получить файл verilog, в котором все параметры и макросы заполнены из препроцессора. Как я могу это сделать?
298 просмотров
verilog synopsys-vcs
schedule 24.12.2022
System Verilog: распространение эффектов блока синхронизации
Рассмотрим следующий фрагмент кода SV: module clocks(); logic a ; bit clk =0; initial begin forever #1ns clk = ~clk ; end clocking cb@(posedge clk); default input #1step output negedge; output a; endclocking...
55 просмотров
verilog hdl system-verilog questasim synopsys-vcs
schedule 09.03.2023