Вопросы по теме 'synthesis'

Как НЕ использовать циклы while() в verilog (для синтеза)?
У меня есть привычка разрабатывать много тестовых стендов и использовать циклы for() и while() для целей тестирования. Хорошо. Проблема в том, что я перенял эту привычку к кодированию схем, которые должны быть синтезируемыми. XST и другие...
15079 просмотров
loops verilog synthesis
schedule 11.11.2023
Генерация синусоидальной волны iOS — слышимый щелчок
Я нахожусь в процессе создания синтезатора для iOS. Поиграв и попытавшись изучить основной звук, я столкнулся с проблемой, с которой не могу справиться. Моя синусоида издает щелкающий звук через равные промежутки времени, что, как я предполагаю,...
1721 просмотров
ios core-audio synthesizer audiounit synthesis
schedule 07.05.2022
Синтез HDL жалуется на отсутствие сигналов в списке чувствительности
Здравствуйте, у меня есть этот простой процесс VHDL (сгенерированный из кода MyHDL): DIGIPOT_CONTROLLER_CONNECTCLOCK: process (delayedClock) is begin if to_boolean(clkEn) then if to_boolean(delayedClock) then scl_d <=...
486 просмотров
fpga hdl vhdl synthesis myhdl
schedule 07.08.2022
Код Verilog работает в моделировании, как я и предсказывал, но не в FPGA.
Я пытаюсь написать модуль передатчика UART. Он получает данные из data[7:0], а затем отправляет их последовательно через Tx. Я написал модуль Tester для тестирования передатчика. Он имитирует в Изиме, как я и предсказывал, но не в Спартанце-6....
295 просмотров
xilinx fpga verilog hdl synthesis
schedule 12.09.2022
Синопсис: повторные компиляции дают разные результаты. Как автоматизировать повторную компиляцию?
Я новичок в использовании компилятора дизайна. Раньше я в основном работал с ПЛИС. Прямо сейчас я использую Synopsys, чтобы определить минимум, необходимый для представления некоторых схем (используя библиотеку Nangate 45nm). Я не занимаюсь P&R...
178 просмотров
optimization area synthesis
schedule 17.09.2022
Лучшие практики синтеза звука
Я хочу запрограммировать музыкальную программу с нуля. Большая цель: да. У меня нет четкого намерения закончить что-либо. В основном это личный проект для обучения. :П Первый шаг - это создание осцилляторов и инструментов. Инструмент,...
141 просмотров
audio waveform synthesis
schedule 03.04.2022
Как передать параметры в модуль verilog при выполнении синтеза?
У меня есть параметризованный модуль verilog с битовой шириной, которая зависит от значения, указанного в `define WIDTH. Однако я хотел бы иметь возможность как-то изменить значение WIDTH, передав параметр во время синтеза с использованием...
2745 просмотров
verilog hdl system-verilog synthesis register-transfer-level
schedule 07.11.2022
LATCH Primitive отключает выходы?
Итак, я понимаю концепцию защелки, но я не понимаю, как я вывожу ее здесь, поскольку мое условие else должно охватывать все возможные пути в этом процессе. Quartus сообщает мне, что он отключает зеленые и красные светодиоды из-за примитива LATCH, а...
58 просмотров
vhdl quartus synthesis
schedule 23.05.2022
VHDL Место и анализ пути маршрута
моя проблема в том, что когда я реализую свой проект с помощью Xilinx ISE 14.7 + XPS, я часто получаю очень разное количество проанализированных путей при статическом анализе времени, а также очень мало различий в файлах .vhd. В частности,...
343 просмотров
xilinx vhdl synthesis
schedule 30.12.2023
чувствительность к регистру при использовании модуля Verilog в VHDL
При смешивании VDHL и Verilog я столкнулся с проблемой чувствительности к регистру. Параметр "APB_ADDR" пишется прописными буквами, а провод "apb_addr" строчными. Поскольку Verilog чувствителен к регистру, эти два выражения могут различаться....
3138 просмотров
case-sensitive case-insensitive verilog vhdl synthesis
schedule 05.02.2022
VHDL 2008 ›общий пакет в объекте: ошибка при ожидании BASICID или EXTENDEDID
При попытке объявить объект с помощью формального универсального пакета ( ieee.fixed_generic_pkg ): library ieee; context ieee.ieee_std_context; entity myent is generic ( package myfpkg is new ieee.fixed_generic_pkg generic map (<>) );...
356 просмотров
package generic-list vhdl synthesis
schedule 05.03.2022
Предупреждение VHDL Xst:1293 FF/Latch имеет постоянное значение 0
Ни один из ответов в Интернете не помог мне, так как я новичок в VHDL. Я делаю интерфейс пароля в vhdl с кнопками и светодиодами. Моя программа имитирует правильно, как и ожидалось. По сути, я хочу, чтобы светодиоды мигали при вводе...
705 просмотров
warnings xilinx vhdl xilinx-ise synthesis
schedule 12.04.2022
Использование оператора Verilog Case с непрерывным присваиванием
Я пытаюсь выполнить непрерывный перевод в Verilog из некоторых значений серого кода в некоторые двоичные значения. То есть я пытаюсь взять значение серого кода, поступающее на одну шину, и постоянно преобразовывать его в двоичное значение на другой...
3980 просмотров
verilog hardware synthesis
schedule 25.03.2024
Операторы if в VHDL: вложенные и множественные условия
вот как выглядит мой код... (я знаю, что он не компилируется, это просто псевдокод.) signal lowBound : std_logic_vector(15 downto 0); signal highBound : std_logic_vector(15 downto 0); signal result_01 :...
1862 просмотров
if-statement fpga timing vhdl synthesis
schedule 15.04.2023
Использование безразличия в перечислении typedef в синтезируемом SystemVerilog
У меня есть следующий код: typedef enum logic [1:0] { CMD1 = 2'b1?, CMD2 = 2'b01, CMD3 = 2'b00 } cmd_t; По сути, если MSB равен 1, это CMD1 (я буду использовать LSB для части индекса). И если MSB равен 0, то декодировать остальные биты...
163 просмотров
system-verilog synthesis
schedule 21.09.2022
Синтезируемая рекурсия VHDL, Vivado: симулятор неожиданно завершил работу
Я хотел бы реализовать набросок count min с минимальным обновлением и доступом раз. По сути, входная выборка хэшируется несколькими хеш-функциями (d) , и каждая из них увеличивает счетчик в сегменте, в который попадает. При запросе выборки...
568 просмотров
vivado simulation vhdl synthesis
schedule 20.04.2024