Вопросы по теме 'system-verilog'

массив случайных чисел в Verilog
Я хочу протестировать все возможные комбинации входных данных для модуля verilog. Я смог сгенерировать эти входные данные, создав массив с вложенным циклом for. Однако я хочу пройти через массив в случайном порядке. Как это можно сделать или есть...
1626 просмотров
arrays random verilog system-verilog
schedule 17.01.2024
Порт записи VHDL, взаимодействующий с SystemVerilog / SystemC с помощью Synopsys VCSMX
Добрый день и спасибо, что посмотрели на этот вопрос Я использую VCSMX (версия от июня 2011 г.) для моделирования ядра с интерфейсом типа записи. Ядро написано все на VHDL. Я использую Testbench Systemverilog (SV), чтобы возбудить это ядро....
2925 просмотров
struct record vhdl system-verilog
schedule 24.08.2022
Есть ли что-то вроде __LINE__ в Verilog?
Я новичок в Verilog, но много лет был программистом на C, что делает меня опасным. Я делаю Verilog для класса. Я хотел бы использовать тестирование стиля C assert() в моем коде моделирования. https://en.wikipedia.org/wiki/Assert.h Мы не...
5091 просмотров
verilog system-verilog
schedule 14.10.2023
Ошибка инициализации массива в Verilog
Когда я инициализирую массив sbox , я получаю синтаксические ошибки. Пожалуйста, помогите мне. reg [7:0] sbox[15:0]; sbox = '{ 8'h63, 8'h7c, 8'h77, 8'h7b, 8'hf2, 8'h6b, 8'h6f, 8'hc5, 8'h30, 8'h01, 8'h67, 8'h2b, 8'hfe, 8'hd7, 8'hab, 8'h76...
3973 просмотров
verilog hdl system-verilog array-initialization
schedule 04.07.2022
Поддержка Modelsim для SV
На данный момент использую modelsim SE 5.8e. Он не поддерживает SystemVerilog. Мне нужно использовать SystemVerilog для разработки и проверки моего проекта. Есть идеи, какая версия Modelsim хорошо поддерживает как проектирование, так и подмножество...
9992 просмотров
system-verilog modelsim
schedule 06.03.2023
Разница между структурой и объединением в системе Verilog
Мне трудно понять использование союзов и структур в системе Verilog. Я знаю, что они выделяют память по-разному, но я хочу подробно узнать о структурах и объединениях. LRM трудно понять таким, как я.
6183 просмотров
system-verilog
schedule 11.02.2023
Ошибка SystemVerilog с вставкой очереди с другой очередью в качестве аргумента
У меня есть несколько очередей, объявленных так: static bit [127:0] same_addr_mem_model [int][$]; static bit [127:0] temp_addr_mem_model [int][$]; Затем позже в строке кода:...
1688 просмотров
cadence system-verilog
schedule 22.06.2022
Verilog: добавление отдельных битов регистра (комбинационная логика, ширина регистра параметризуется)
Я пытаюсь придумать способ добавить отдельные биты регистра. например, if regA = 111000 then regB = 3 (сумма битов regA ). 1) Есть ли в Verilog или SystemVerilog синтезируемая функция / оператор, которые я могу напрямую использовать для...
16124 просмотров
verilog system-verilog
schedule 22.10.2023
Генерация часов в тестовом стенде верхнего уровня
Верхний уровень моего тестового стенда выглядит так: module top(); // `timescale 1ns/1ps reg_intf intfc(.clk(Clk)); register_m dut (intfc); register_test_m (intfc); bit Clk = 0; initial forever #1 Clk = ~Clk;...
10341 просмотров
verilog system-verilog
schedule 22.09.2023
BCD и 7-сегментный декодер показывают странный результат
Я пытаюсь создать соединение от BCD к 7-сегментному декодеру. Когда я нажимаю кнопку UP_* или DOWN_*, он должен считать вверх или вниз. Но моя симуляция отображает только 0000001, даже когда я нажимаю кнопку ВВЕРХ или ВНИЗ. Код модуля BCD:...
8806 просмотров
xilinx verilog bcd system-verilog
schedule 22.06.2023
Могу ли я получить имя регистра (доступное в regmodel) из строки
У меня есть простая последовательность regmodel.REGx.write (...) Давайте рассмотрим, что у меня есть 8 регистров в regmodel, а именно. REG0, REG1, REG2,....,REG7 Я хочу передать число в качестве теста плюс аргумент, скажем, +NUM=4...
2467 просмотров
system-verilog uvm
schedule 04.01.2023
аппаратная реализация мультипликатора
я пытаюсь написать код verilog для аппаратной реализации множителя... но я получаю определенную ошибку, мой код здесь я беру 4-битный ввод и 4-битный вывод... и затем умножаю первый бит множителя на множимое... и сохраняю результат в p......
194 просмотров
verilog hardware-programming system-verilog
schedule 10.04.2023
Как использовать verilog $deposit с индексами
Как можно использовать $deposit , если путь включает индекс из цикла generate . Когда я пытаюсь: for(int idx=0; idx<`NUM_OF_ENGIES; idx++) $deposit(i_engines_array.engines_loop[i].engine_top.soft_reset_n, 1'b0); Я получаю сообщение...
10073 просмотров
verilog system-verilog register-transfer-level
schedule 14.10.2022
Разница между always_ff, always_comb, always_latch и всегда
Я полностью запутался среди этих 4 терминов: always_ff , always_comb , always_latch и always . Как и для каких целей их можно использовать?
75385 просмотров
system-verilog
schedule 03.06.2024
Когда использовать галочку (') для инициализации массива Verilog?
Инициализацию массива можно выполнить как с ' , так и без него: int a[8] = '{0,1,2,3,4,5,6,7}; // Packed int b[8] = {0,1,2,3,4,5,6,7}; // Unpacked Существует ли правильный способ, предполагающий, что массив использует неупаковываемый тип,...
33517 просмотров
arrays verilog system-verilog array-initialization
schedule 03.07.2023
SystemVerilog: параметр, используемый в конкатенации, дает ошибку с irun
Cadence irun выдает ошибку для кода ниже, где fifo_depth_base2 - параметр, как показано ниже: ncvlog: * E, NONOWD (buff_mgr.v, 17 | 46): Незаконное использование константы без явной спецификации ширины [4.1.14 (IEEE)]. Я могу понять эту...
2201 просмотров
verilog cadence system-verilog
schedule 30.03.2022
Как проверить неизвестную логику в Verilog?
Я проверяю простоту числа в виде 6n + 1 или 6n-1. У меня есть приведенный ниже код, но, похоже, он не дает правильного результата. module prime(clk, rst, start, A, ready, P); input clk, rst, start; input [7:0] A; output ready,...
7179 просмотров
verilog primes system-verilog
schedule 07.09.2022
Незаконный доступ к нестатическому методу questaSim
Я получаю сообщение об ошибке Illegal to access non-static method foo in static method. , когда пытаюсь скомпилировать с помощью vlog , в то время как vcs позволяет ему пройти без пота. У кого-нибудь есть какие-нибудь советы, как это решить....
221 просмотров
fpga verilog system-verilog
schedule 18.12.2022
$sscanf не возвращает или не устанавливает значения в Questasim
У меня серьезная проблема совместимости с моим системным кодом verilog. У меня есть эта строка: c = $sscanf(line, "0x%x %s %s %d", hex_value, type, name, size); Использование компилятора vcs дает результат: c = 4, hex_value = 0x001, type =...
2194 просмотров
fpga verilog system-verilog
schedule 04.06.2022
Определение интерфейса внутри пакета
В IEEE Std 1800-2012 мы можем найти описание пакеты и такая информация: Типы, сети, переменные, задачи, функции, последовательности, свойства и средства проверки могут быть объявлены внутри пакета. Мне было интересно, есть ли какая-то...
4924 просмотров
system-verilog
schedule 27.06.2023