Вопросы по теме 'system-verilog-assertions'
когда использовать системную задачу $rose с сигналом в утверждениях
Я пытаюсь понять, когда использовать $rose для сигнала в утверждении. Например, каким образом два приведенных ниже утверждения будут вести себя по-разному?
first:assert property
(@(posedge clk) $rose(reset) |-> (data == 0));...
3224 просмотров
schedule
11.03.2023
Где я могу написать параллельное утверждение в мониторе?
Я должен написать следующее параллельное утверждение в моем мониторе:
assert property (vif.cos == 1 |-> vif_out.y == vif.xi/sqrt(2));
Я попытался поместить его в run_phase, но получил следующую ошибку: Параллельные утверждения не...
830 просмотров
schedule
01.06.2024
когда оцениваются значения отключения утверждений iff?
Для этого кода я вижу, что оба утверждения терпят неудачу. Кажется, что отключить iff (значение) вычисляется позже, чем само выражение. Может кто-нибудь объяснить это.
module tb();
reg clk = 1;
always #5 clk = !clk;
reg rst = 1;
always @...
4492 просмотров
schedule
05.05.2023
недопустимая комбинация всегда и присваивания
Я планировал написать проверку для двухпортовой оперативной памяти с утверждениями, но когда я пытаюсь связать свойство ниже. Я не использовал стержни rd или rst, с которых я взял свой долг....
350 просмотров
schedule
21.01.2024