Я пытаюсь отслеживать один внутренний сигнал во время моделирования после маршрута. Поэтому я использовал синтаксис $display в коде Verilog. Однако в консоли ничего не отображается. Я использовал следующий синтаксис в своем коде Verilog...

Я столкнулся с тестовым стендом, который можно свести к приведенному ниже примеру: часы и сигналы изменяются на одном и том же временном шаге с блокирующими назначениями. Я считаю, что это вызывает состояние гонки между часами и двумя сигналами...

Видите ли, я уже закончил описывать ALU на VHDL с помощью modelsim, однако тестовый стенд, похоже, не обновляет решение, когда я вижу симуляцию, ответ 32-битной схемы всегда говорит "UUUUUUUUUUUUUUUUUUUUUUUUUUUUUUUU" Я не знаю, что я написал...

Я хочу посмотреть, какое значение хранится в a1 и b1, но в качестве вывода я получаю только «xxxxxx». Почему? Мой код предназначен для приема значений a и b, которые являются 4-битными числами со знаком. Я использую промежуточные переменные a1 и...

Я пытаюсь смоделировать синтезированный (в D-триггер) файл физического регистра (PRF). Тестбенч в поведенческой форме работает нормально. Но после синтеза некоторые внутренние элементы были переименованы инструментом, и в основном я пытаюсь...

Эта программа должна иметь возможность выводить синусоидальную волну на испытательный стенд, где частота выходного сигнала должна задаваться восьмибитным входом. Я понимаю, что мне нужно изменить период тактовой частоты, который соответственно...

Я пишу тестовый стенд SystemVerilog для проверки функции XOR с 4 входами. Я проверил, чтобы убедиться в отсутствии ошибок, но почему-то испытательный стенд неправильно считывает файл тестового вектора. Может ли кто-нибудь сказать мне, что я сделал...

Я создаю имитационную модель ФАПЧ. Я могу найти период входного сигнала ref, используя $ time, и разделить период с помощью делителя pll, чтобы сгенерировать выходные часы pll. как показано ниже, но симулятор ничего не показывает на форме волны,...

Таким образом, нам предоставили последовательный модуль в Verilog и поставили задачу создать тестовую среду, чтобы показать разницу между неблокирующими и блокирующими назначениями. Предоставленный код: module sequential_module (A, B, C, D,...

Я новичок в этом, и вопрос может показаться глупым, но я потратил на это часы, и тестовый стенд просто не хочет загружать правильные значения в регистр перед выполнением арифметики. Вот что происходит, когда я запускаю симуляцию # [...

У меня есть тестовый стенд SystemVerilog, в котором я хочу использовать оператор case в других case операторах моей программы. Например, у меня есть: task a(string b,string c) case(b) "a1": x(x1,case(c)...