Вопросы по теме 'vivado'

Могу ли я использовать тактовые частоты блочной конструкции Vivado в своем VHDL?
Я создаю дизайн в Vivado и мне интересно, могу ли я использовать тактовые частоты блок-схемы в моем HDL. Я хочу взять FREQ_HZ, о котором знает блок-схема и распространяет его как часть DRC, и передать его в свои пользовательские блоки IP (используя...
762 просмотров
vivado fpga vhdl
schedule 29.02.2024
Преобразование типов в VHDL: вещественное число в целое — указан ли режим округления?
При отладке обработки определяемых пользователем физических типов в Vivado ( подробнее ), я обнаружил другое поведение для преобразования типа из вещественного в целочисленное. Вот мой пример кода: library IEEE; use...
17680 просмотров
type-conversion xilinx vivado vhdl xilinx-ise
schedule 20.04.2024
Реализация CLAHE на Vivado HLS
Я хочу выполнить алгоритм CLAHE (используемый в функции MATLAB adapthisteq ) в C/C++, потому что функция adapthisteq в настоящее время не поддерживается codegen. Какие есть альтернативы? Я хочу реализовать это на Xilinx Vivado HLS. Хотя...
791 просмотров
opencv code-generation matlab image-processing vivado
schedule 11.08.2022
Я не могу заставить работать Xilinx uartlite IP
Я пытаюсь использовать IP-адрес Xilinx uartlite 2.0 с интерфейсом AXI4-lite для передачи байта без процессора microblaze. К сожалению, все готовые сигналы остаются низкими после того, как я установил данные и действительные сигналы, а сигнал tx...
1436 просмотров
xilinx vivado fpga verilog vhdl
schedule 20.07.2023
NEXYS 4: пропадание сигнала по проводу при инициализации порта
Я пытаюсь сделать секундомер, который может считать от 0:00,0 до 9:99,9 с точностью (1/10) секунды. Мой секундомер работает, присваивая каждой цифре собственный двоичный счетчик (предоставленный IP-каталогом Vivado), который работает с часами и...
75 просмотров
port vivado instantiation verilog
schedule 20.02.2023
Процедурное присвоение ошибки незарегистрированному результату не допускается.
я получаю сообщение об ошибке [Synth 8-2576] процедурное присвоение незарегистрированному результату не разрешено ["lpm_mult.v":29] Что я делаю не так? module lpm_mult ( dataa, datab, // multiplicand,multiplier sum,...
24381 просмотров
vivado verilog
schedule 04.11.2022
Использование параметров Verilog в условиях if else
Рассмотрим следующий код Verilog. parameter C_SUB_WIDTH = 2; parameter C_SUB_HEIGHT = 2; parameter BIT_DEPTH = 12; reg [5:0] single_block_width; always @ (*) begin if(BIT_DEPTH == 8) begin case({C_SUB_HEIGHT == 1, C_SUB_WIDTH...
2379 просмотров
xilinx vivado verilog
schedule 19.01.2023
Программа Led Counter (0-15) с разными частотами
Я хочу сделать счетчик с 4 светодиодами на плате Zybo, который считает от 0 до 15. Также я хочу, чтобы 4 кнопки на плате соответствовали разной частоте смены светодиодов (0,5 Гц, 1 Гц, 2 Гц, 4 Гц). Я уже добился простого счетчика с фиксированной...
1118 просмотров
xilinx vivado zynq fpga verilog
schedule 15.05.2022
Vivado SDK не распознает функции внутри #include math.h
Я написал простой проект в Vivado SDK, чтобы протестировать свою HW-платформу, разработанную в Vivado. Моя проблема в том, что SDK не распознает функцию sin() . Библиотеку "math.h" я подключил без ошибок, программа распознает библиотеку, в...
4451 просмотров
c++ vivado math.h vivado-hls
schedule 26.11.2023
Загрузка ядра Linux на устройствах Zynq (Zybo и ZedBoard)
Мы пытаемся загрузить Linux в системе xilinx, следуя инструкциям в wiki-xilinx-linux . После множества различных тестов, после просмотра (среди прочего) здесь , мы включили опцию «НИЗКОУРОВЕННАЯ ОТЛАДКА ЯДРА И РАННИЕ ПЕЧАТИ». Благодаря этому мы...
1234 просмотров
linux-kernel embedded-linux xilinx vivado zynq
schedule 28.12.2023
Невозможно запустить файл tcl в версии Vivado 2016.4
Я пытаюсь запустить файл .tcl, изначально настроенный для 2014.4, на версии Vivado 2016.4. Однако я получаю следующую ошибку: while executing "create_bd_cell -type ip -vlnv xilinx.com:ip:mig mig_0 " (procedure "create_root_design" line...
512 просмотров
memory vivado tcl
schedule 07.10.2023
Подчиненный i2c записывает и читает из ячеек памяти в vhdl
Я пытаюсь реализовать ведомое устройство I²C с операциями записи и чтения (8-битные данные), и в моей части записи кода работает нормально, а на стороне чтения данные, которые необходимо прочитать, не поступают должным образом, я имею в виду все это...
1576 просмотров
vivado i2c vhdl
schedule 03.06.2022
Подробная информация о времени задержки каждого подкомпонента (SDAccel и Vivado HLS)
В настоящее время я работаю над дизайном FPGA с использованием SDaccel (и Vivado HLS). В моем проекте есть несколько подкомпонентов, и задержка (тактовые циклы) каждого подкомпонента будет зависеть от входных данных во время выполнения (поэтому окно...
420 просмотров
xilinx vivado latency fpga vivado-hls
schedule 23.11.2022
Как вкладывать модули в Verilog?
Я делаю процессор с одним циклом, который следует инструкциям по сборке MIPS, и мне интересно, как очистить схему. Так, например, у меня есть несколько разных модулей, созданных вместе, как показано в приведенном ниже коде. Теперь, когда это...
4052 просмотров
vivado assembly verilog hdl mips
schedule 14.06.2023
Программирование устройства в vivado с использованием tcl
Я пытаюсь программировать свою цифровую FPGA через командную строку vivado. После открытия аппаратного сервера я могу запрограммировать свое устройство следующим образом ... program_hw_devices [get_hw_devices xc7a100t_0] Затем, если я...
1164 просмотров
xilinx vivado tcl
schedule 07.04.2024
Verilog: неуказанный стандарт ввода-вывода и неправильное размещение для маршрутизации между выводом ввода-вывода и ошибками BUFG.
Я новичок в разработке Verilog и FPGA. В настоящее время я работаю над проектом по управлению двумя двигателями с помощью платы Basys 3 и Н-моста. Модуль в настоящее время создан для использования ШИМ для управления скоростью двигателя, отправляя...
597 просмотров
vivado pwm verilog
schedule 11.09.2023
Мой результат умножения матриц с использованием Verilog не отображается
Я получаю выходной сигнал матричного умножения в шестнадцатеричном, но не в матричном виде, как показано на . Ответ матрицы ( Res1 ) задается как {0,0},{0,0}, тогда как ожидаемый ответ будет {19,22},{43,50}. Почему я получаю такой неожиданный...
211 просмотров
vivado fpga verilog
schedule 05.02.2024
Сопоставление областей PCIe BAR размером более 4 МБ в Xilinx Vivado
Мы разрабатываем систему со специальным процессором, Microblaze и некоторыми периферийными устройствами на VC709 FPGA с использованием Xilinx Vivado. Мы используем два «PCIe: BAR» в «Мосте AXI для PCI Express Gen 3». Изменения, которые мы вносим в...
547 просмотров
xilinx vivado fpga pci-e xilinx-ise
schedule 16.08.2023
Оператор Generate-if не может дать постоянное значение
Я пытался создать сетку маршрутизаторов (каждый маршрутизатор представляет собой модуль) переменной длины, которую можно указать с помощью двух параметров. в то время как количество портов ввода/вывода фиксировано для модуля, соединения генерируются...
855 просмотров
vivado verilog
schedule 21.02.2024
Есть ли способ использовать ввод для определения периода времени?
Эта программа должна иметь возможность выводить синусоидальную волну на испытательный стенд, где частота выходного сигнала должна задаваться восьмибитным входом. Я понимаю, что мне нужно изменить период тактовой частоты, который соответственно...
84 просмотров
vivado verilog clock test-bench
schedule 29.02.2024