Вопросы по теме 'xilinx'

с использованием сердечника делителя от xilinx
Я не знаю, как правильно использовать divisor ip core от xilinx и что я делаю не так. Вот код, сведенный к проблеме, и все, что я делаю дополнительно в ISE, это то, что я добавляю ядро ​​делителя с CE - включен Ширина частного 17 Ширина делителя...
2143 просмотров
xilinx fpga vhdl
schedule 31.03.2023
Как получить абсолют числа в Xilinx Simulink?
Мне нужно получить абсолют сигнала в Xilinx Simulink. Я могу использовать блок mcode и написать код Matlab для его достижения. Но, просто любопытно, есть ли лучший способ сделать это. Я очень новичок в использовании Simulink (Xilinx). Есть ли...
994 просмотров
xilinx fpga system-generator
schedule 03.03.2022
Реализация задержки в конечном автомате VHDL
Я пишу конечный автомат, который управляет потоком данных от чипа, устанавливая и считывая чтение/запись. Мои часы работают на частоте 27 МГц, что дает период 37 нс. Однако спецификация чипа, с которым я общаюсь, требует, чтобы я удерживал сигнал...
1450 просмотров
xilinx fifo vhdl
schedule 07.01.2023
Как пройти эту фазу синтеза?
Когда я только синтезировал свою программу VHDL на xilinx 13.2, xilinx синтезировал эту часть очень долго (> несколько часов). Это ненормально долго, так как приличной машине обычно требуется 20 минут для синтеза кода. Любые советы о том, как...
1678 просмотров
xilinx vhdl
schedule 27.05.2022
Почему мой код VHDL имеет защелки?
* Я кодирую VHDL в Xilinx 14.3 и ориентируюсь на плату Nexys 2.* Из того, что я читал, защелки происходят из-за неполных операторов if/case или когда выход не установлен во всех возможных путях. Я просматривал свой код несколько раз и все еще...
6343 просмотров
xilinx vhdl
schedule 28.04.2022
Блок не подключен и будет обрезан Verilog
В следующем коде BCDtoSevenDecode принимает 4-битный ввод и декодирует его для семисегментного дисплея. Декодированный результат сохраняется в переменной resultx . Затем все переменные resultx передаются в мультиплексор 4x1. Я использую xilinx...
1942 просмотров
xilinx verilog
schedule 09.02.2024
Попытка автоматизировать процесс сборки fpga в Xilinx с помощью скриптов python
Я хочу автоматизировать весь процесс создания файлов ngs, bit и mcs в xilinx и автоматически связать эти файлы с определенными папками в репозитории svn. Что мне нужно знать, так это то, что в задней части графического интерфейса Xilinx создается...
3673 просмотров
python xilinx
schedule 23.04.2024
Почему я получаю, что Entity port d не соответствует типу unsigned компонента portParsing, когда я пытаюсь смоделировать этот VHDL?
Полное сообщение об ошибке: ERROR:HDLCompiler:377 - "C:/Users/einar/Documents/Xilinx/ISE/Projects/EDA385/scale_clock_tb.vhd" Line 17: Entity port d does not match with type unsigned of component port Я использую веб-пакет ISE и реализовал...
4959 просмотров
xilinx simulation vhdl
schedule 28.08.2023
printf в microblaze для преобразования шестнадцатеричного кода в char
Я пытаюсь xil_printf() внутри цикла for и передать его в SendBuffer через uart. Как можно печатать символы вместо целых чисел? Все, что он печатает, это шестнадцатеричный номер... uint32_t IRAM; for(Index=0; Index<tsize; Index++){ int sb...
3289 просмотров
c xilinx printf microblaze
schedule 09.06.2022
Что необходимо для подчиненного модуля PLB в FPGA?
Мне нужно только иметь возможность читать/записывать в ведомые регистры моего пользовательского IP-адреса, а также отправлять программный сброс и давать часы моему пользовательскому IP-модулю. Что я могу исключить из сигналов шины, чтобы иметь...
109 просмотров
xilinx fpga
schedule 29.12.2022
BCD и 7-сегментный декодер показывают странный результат
Я пытаюсь создать соединение от BCD к 7-сегментному декодеру. Когда я нажимаю кнопку UP_* или DOWN_*, он должен считать вверх или вниз. Но моя симуляция отображает только 0000001, даже когда я нажимаю кнопку ВВЕРХ или ВНИЗ. Код модуля BCD:...
8806 просмотров
xilinx verilog bcd system-verilog
schedule 22.06.2023
8-битный последовательный сумматор с аккумулятором
Я пишу код VHDL для реализации 8-битного последовательного сумматора с аккумулятором. Когда я делаю симуляцию, на выходе всегда нули! И иногда он дает мне тот же номер, но со сдвигом! Я не знаю, в чем проблема, я пытался поставить A, B как inout,...
3908 просмотров
xilinx vhdl
schedule 29.12.2023
VHDL: назначение параметризованных шин в процессе
В качестве академического упражнения я разрабатываю регистр сдвига с определенными ограничениями, одно из которых заключается в том, что я должен использовать заданное количество триггеров d-типа (количество которых исходит из общего). Как я могу...
291 просмотров
generics loops xilinx process vhdl
schedule 30.09.2022
Синтаксис полных иерархических имен, используемых в файлах Xilinx UCF
Я пытаюсь создать ограничение TIG в файле UCF моего проекта. Проблема в том, что я просто не могу правильно указать иерархическое имя. Я имею дело со следующей структурой (псевдо- код, показывающий иерархическое положение сигнала, который...
797 просмотров
xilinx fpga vhdl
schedule 17.04.2022
Код Verilog работает в моделировании, как я и предсказывал, но не в FPGA.
Я пытаюсь написать модуль передатчика UART. Он получает данные из data[7:0], а затем отправляет их последовательно через Tx. Я написал модуль Tester для тестирования передатчика. Он имитирует в Изиме, как я и предсказывал, но не в Спартанце-6....
295 просмотров
xilinx fpga verilog hdl synthesis
schedule 12.09.2022
Xilinx MicroBlaze Совместимость с плавающей запятой
У меня есть код 'c', предназначенный для процессора MicroBlaze. Когда я отлаживаю код как программу c в Eclipse + GCC или Visual Studio, я получаю нужные результаты. Однако когда я запускаю целевой объект, результат разные. Это происходит только...
862 просмотров
gcc c floating-point xilinx fpga
schedule 31.05.2024
ошибки при реализации
Я делаю ПЗУ, и код полностью синтезирован и работает нормально, но отображается критическое предупреждение, и когда я запускаю реализацию, она показывает «[Место 30-494] дизайн пуст». Я просмотрел веб-сайт xillinx, но не нашел решения для этой ошибки....
2085 просмотров
xilinx verilog
schedule 07.07.2022
VHDL - несвязанные компоненты в верхнем модуле
Я работаю над проектом, и мне не удается подключить компоненты в верхнем модуле. Я просто не вижу, что я делаю неправильно. Любые предложения высоко ценятся. Помимо невозможности увидеть компоненты на схеме RTL, я получаю несколько...
4019 просмотров
xilinx vhdl xilinx-ise
schedule 29.03.2024
HDLParsers:800 Тип ** несовместим с типом **
entity address_decoder is PORT(address : in STD_LOGIC_VECTOR ( 0 to 3 ); decoded_address : out integer range 0 to 15); end address_decoder; architecture dataflow of address_decoder is begin PROCESS(address) begin if address = "0000" then...
2015 просмотров
xilinx vhdl xilinx-ise
schedule 28.04.2023
Преобразование типов в VHDL: вещественное число в целое — указан ли режим округления?
При отладке обработки определяемых пользователем физических типов в Vivado ( подробнее ), я обнаружил другое поведение для преобразования типа из вещественного в целочисленное. Вот мой пример кода: library IEEE; use...
17680 просмотров
type-conversion xilinx vivado vhdl xilinx-ise
schedule 20.04.2024